
1. 引言直接數(shù)字頻率合成器(DDS)技術(shù),是根據(jù)相位的概念出發(fā)直接合成所需的波形的一種 新的頻率合成原理,是一種把一系列數(shù)字形式的信號通過DAC轉(zhuǎn)換成模擬形式信號合成技術(shù)。
在移動互聯(lián)、智能終端的高速發(fā)展和普及下,網(wǎng)絡(luò)熱點和盲點急需靈活的方案來完善覆蓋。 由于基站選址和工程施工難度越來越大,施工成本越來越高,基站設(shè)備的集成化、小型化、
1. 引言O(shè)FDM能有效抑制多徑信道引起的深度衰落、抵抗脈沖噪聲和具有較高的頻譜效率的特點。但是OFDM的傳輸符號是多載波的QAM信號經(jīng)過IFFT處理后得到的結(jié)果,由于這種處理是
本文采用EDA設(shè)計方法,把數(shù)字頻率計系統(tǒng)組建分解成若干個功能模塊進(jìn)行設(shè)計描述,選用Altera公司生產(chǎn)的FPGA產(chǎn)品FLEX10K系列的 EPF10K10LC84-4芯片,下載適配后,便可以在數(shù)碼管上顯示出待測頻率的數(shù)值。實驗證明,其軟件設(shè)計思想清晰,硬件電路簡單,具有一定的實用性。
引言在工業(yè)系統(tǒng)中選擇器件需要考慮多個因素,其中包括:性能、工程變更的成本、上市時間、人員的技能、重用現(xiàn)有IP/程序庫的可能性、現(xiàn)場升級的成本,以及低功耗和低成本。工
FPGA配置方式靈活多樣,根據(jù)芯片是否能夠自己主動加載配置數(shù)據(jù)分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失( 斷電不丟數(shù)據(jù)) 性存儲器中的配置比特流,
近兩日股價連續(xù)大漲的紫光國芯在接受數(shù)家機(jī)構(gòu)調(diào)研時表示,前三季因研發(fā)投入加大及市場競爭加劇,整體毛利率下降,導(dǎo)致業(yè)績下降。目前第四季度經(jīng)營好于預(yù)期,對全年業(yè)績估計相對樂觀,公司積極開拓集成電路業(yè)務(wù)市場,營業(yè)收入穩(wěn)定增長。
近兩日股價連續(xù)大漲的紫光國芯在接受數(shù)家機(jī)構(gòu)調(diào)研時表示,前三季因研發(fā)投入加大及市場競爭加劇,整體毛利率下降,導(dǎo)致業(yè)績下降。目前第四季度經(jīng)營好于預(yù)期,對全年業(yè)績估計相對樂觀,公司積極開拓集成電路業(yè)務(wù)市場,營業(yè)收入穩(wěn)定增長。
摘要: 介紹了精密時鐘同步協(xié)議(PTP)的原理。本文精簡了該協(xié)議,設(shè)計并實現(xiàn)了一種低成本、高精度的時鐘同步系統(tǒng)方案。該方案中,本地時鐘單元、時鐘協(xié)議模塊、發(fā)送緩沖、接收
摘 要:本文研究了一種運用FPGA進(jìn)行數(shù)據(jù)處理的方法,包括:提取輸入數(shù)據(jù)的高log2M個比特位的數(shù)據(jù),作為高有效位,根據(jù)預(yù)先設(shè)置的目標(biāo)函數(shù)的計算表格,查找所述高有效位對應(yīng)
摘要:為了滿足高速圖像數(shù)據(jù)采集系統(tǒng)中對高帶寬和大容量的要求,利用Virtex-7 系列FPGA 外接DDR3 SDRAM 的設(shè)計方法,提出了一種基于Verilog-HDL 語言的DDR3 SDRAM 控制器用
在談到多扇出問題之前,先了解幾個相關(guān)的信息,也可以當(dāng)成是名詞解釋。扇入、扇出系數(shù)扇入系數(shù)是指門電路允許的輸入端數(shù)目。一般門電路的扇入系數(shù)為1—5,最多不超過8
IODelay是Xilinx FPGA IO結(jié)構(gòu)內(nèi),一個很有用處的單元,至少從Spartan6/Virtex5時代開始,就已經(jīng)集成了這一技術(shù),在很多高速接口互聯(lián)時,我們都可能找到IODelay的用武之地。
我國的便攜能源消費市場會比2011年提高30%-50%的購買量。隨著FPGA硅芯片的更新?lián)Q代,F(xiàn)PGA產(chǎn)品的門數(shù)量不斷增加,性能與專門功能逐漸加強,使得FPGA在電子系統(tǒng)領(lǐng)域能夠取代此前只有ASIC和ASSP才能發(fā)揮的作用。但是,F(xiàn)PGA必須有適當(dāng)?shù)脑O(shè)計工具輔助,讓設(shè)計人員充分發(fā)揮其作用,否則再好的產(chǎn)品也毫無意義。
消費性電子產(chǎn)品汰換周期越來越短,且功能復(fù)雜度不斷提高,使得系統(tǒng)研發(fā)人員面臨縮短產(chǎn)品開發(fā)時間的嚴(yán)峻挑戰(zhàn)。所幸,現(xiàn)今自動化測試系統(tǒng)已開始導(dǎo)入開放式FPGA,將有助EDA開發(fā)環(huán)境與測量軟件的整合,讓工程師可同時進(jìn)行系統(tǒng)設(shè)計與測試,加快研發(fā)時程。
隨著摩爾定律越來越接近瓶頸,制造ASIC芯片的成本越來越高。因此,設(shè)計者會希望ASIC能實現(xiàn)一定的可配置性,同時又不影響性能。在希望能做成可配置的模塊中,負(fù)責(zé)與其他芯片或者總線通信的接口單元又首當(dāng)其沖。
近年來,在終端應(yīng)用轉(zhuǎn)變,傳統(tǒng)芯片面臨材料和架構(gòu)瓶頸等現(xiàn)狀的影響下,市場對FPGA的關(guān)注達(dá)到了前所未有的高度。但傳統(tǒng)單純的FPGA似乎不能滿足多樣化的需求,從而延伸出eFPGA和FPGA SoC這兩個方向。新的嵌入式FPGA和業(yè)界一直在努力整合的FPGA SoC,誰會是未來的選擇?
在啟動目前的大型系統(tǒng)單芯片 FPGA 的多重電軌時,有許多技巧可用來控制其啟動順序和時序。遵照裝置制造商所指定的正確順序甚為重要,如此可避免裝置抽取過多電流而導(dǎo)致?lián)p壞。
說起FPGA,就不得不提業(yè)內(nèi)最近的一個新聞。9月14日,美國外國投資委員會發(fā)布聲明稱,美國總統(tǒng)特朗普下達(dá)行政指令,叫停了中國背景私募股權(quán)基金(Canyon Bridge Fund Partners)收購美國芯片制造商Lattice(萊迪思)的
前言阿里云虛擬化團(tuán)隊異構(gòu)計算和高性能計算團(tuán)隊一直致力于將計算資源"平民化";平民化這個詞我第一次是從高性能計算團(tuán)隊何萬青老師那邊聽到的,他們在做的E-HPC就是要讓所有