IMEC于10月11日在東京舉辦了年度研究結(jié)果介紹會(huì)“ IMEC Technology ForumJapan 2019（ITF Japan 2019）”。

原先負(fù)責(zé)并領(lǐng)導(dǎo)IMEC的半導(dǎo)體微縮化工藝/器件部門的安·斯蒂根（An Steegen）于2018年秋季突然退休，留下重要職位空缺。會(huì)議當(dāng)天，新到任的Myung-Hee Na博士作了題為“通往CMOS微型化極限的道路”的演講，并介紹了更新至1nm節(jié)點(diǎn)的IMEC半導(dǎo)體技術(shù)路線圖。在2001年加入IBM之后，她從事尖端半導(dǎo)體工藝和器件的研發(fā)工作已有18年，并于2019年加入IMEC。前任Steegen也來自IBM，因此Myung-Hee算是其后輩。

改進(jìn)晶體管的結(jié)構(gòu)和材料以延續(xù)摩爾定律

讓我們看一下IMEC發(fā)布的半導(dǎo)體技術(shù)路線圖。橫軸表示時(shí)間，縱軸表示每單價(jià)的晶體管數(shù)（晶體管數(shù)/美元）。隨著微型化和集成化的發(fā)展，由于工藝復(fù)雜性，制造成本正在迅速上升，因此，無法按摩爾定律降低單位晶體管的制造成本。

邁向1nm節(jié)點(diǎn)的技術(shù)路線圖（來源：IMEC）

長(zhǎng)期以來，摩爾定律已經(jīng)失效，但I(xiàn)MEC并沒有放棄，持續(xù)改進(jìn)晶體管結(jié)構(gòu)和材料，并且對(duì)工藝進(jìn)行優(yōu)化以呈現(xiàn)1nm節(jié)點(diǎn)的技術(shù)路線圖。

從28nm技術(shù)節(jié)點(diǎn)采用HKMG（High-K/ Metal Gate），并在16 / 14nm之后從傳統(tǒng)的平面結(jié)構(gòu)轉(zhuǎn)向FinFET結(jié)構(gòu)。從7 /5nm開始，開始采用Co作為MOL布線材料以及EUV光刻，以進(jìn)一步改進(jìn)FinFET結(jié)構(gòu)。

從4/3nm節(jié)點(diǎn)開始，F(xiàn)inFET將被GAA結(jié)構(gòu)取代，第一代GAA將采用硅納米片。獨(dú)創(chuàng)的埋入式電源線（將Vcc和地線埋入前層以壓縮標(biāo)準(zhǔn)單元面積）將采用Ru作為布線材料。

半導(dǎo)體器件結(jié)構(gòu)路線圖（來源：IMEC）

2nm采用Forksheet，1nm采用CFET

對(duì)于高性能和低功耗應(yīng)用，IMEC計(jì)劃采用FinFET的改進(jìn)版本。換句話說，2nm技術(shù)節(jié)點(diǎn)將采用Forksheet結(jié)構(gòu)，其中n型和p型納米片緊密地靠在一起，并且其間有一層“絕緣墻”。之所以命名為forksheet，是因?yàn)槠浣孛骖愃朴诓筒?。與此同時(shí)，在芯片背面提供配電網(wǎng)絡(luò)（PDN）從而向BPR提供有效的電能供應(yīng)。

當(dāng)達(dá)到1nm節(jié)點(diǎn)時(shí)，IMEC會(huì)采用CMOS結(jié)構(gòu)的Complementary FET（CFET）。在此，通過在p型FET上堆疊n型FET，即通過三維堆疊具有不同導(dǎo)電類型的晶體管，從而標(biāo)準(zhǔn)單元面積被大大減小。據(jù)說芯片的背面可以提供更多功能，但未公開細(xì)節(jié)。從這里開始，將采用high-NA EUV光刻以進(jìn)一步微縮晶體管結(jié)構(gòu)。

IMEC還希望采用二維材料，自旋電子學(xué)和量子計(jì)算。為了將來進(jìn)一步微縮，除了設(shè)計(jì)和工藝協(xié)同優(yōu)化（DTCO）之外，系統(tǒng)和工藝協(xié)同優(yōu)化（STCO）也很重要。

最終的二維CMOS結(jié)構(gòu)“Forksheet FET”（來源：IMEC）

到目前為止，SRAM必須在每個(gè)存儲(chǔ)單元的平面上構(gòu)建6個(gè)晶體管。IMEC表示，通過改進(jìn)晶體管結(jié)構(gòu)和電源線，即通過采用GAA和BPR，頂視圖中SRAM晶體管的等效數(shù)量可以減少到每個(gè)存儲(chǔ)單元4.4個(gè)晶體管，即SRAM單元面積大約減小到原來的2/3。

延續(xù)摩爾定律的另一種技術(shù)是3D封裝。在2019年5月于比利時(shí)舉行的IMEC技術(shù)論壇2019上對(duì)此進(jìn)行了詳細(xì)介紹。從芯片堆疊開始的3D封裝最終將出現(xiàn)在晶體管本身的3D堆疊中。IMEC正在同時(shí)研究垂直堆疊以及橫向微縮，并正在嘗試提高系統(tǒng)集成度。為此，IMEC同時(shí)專注于優(yōu)化工藝技術(shù)，設(shè)計(jì)技術(shù)和系統(tǒng)技術(shù)。