據(jù)業(yè)內(nèi)消息，近日三星的技術(shù)研究員在三星主辦的 SEDEX 2022會(huì)議上宣布了BSPDN技術(shù)，并表示三星將計(jì)劃使用BSPDN技術(shù)來開發(fā)2nm制程工藝的芯片，其性能會(huì)得到大幅的提升。

BSPDN是Backside Power Delivery Network的縮寫，是一種稱為背面供電網(wǎng)絡(luò)，此技術(shù)方案和工藝微縮以及3D封裝均不同，BSPDN旨在晶圓的背面做文章，本質(zhì)上可以看做是三星、英特爾以及臺(tái)積電使用的Chiplet設(shè)計(jì)方案的另一種進(jìn)化。

三星認(rèn)為，在目前全球的晶圓代工市場，先進(jìn)制程的技術(shù)正在從高 k 金屬柵極平面 FET 發(fā)展到 FinFET 再到 MBCFET 和現(xiàn)在的 BSPDN?，F(xiàn)階段主流的 FinFET也就是3D晶體管是 10nm制程工藝發(fā)展歷史階段中必不可少的技術(shù)，采用的是三面包覆式的柵極設(shè)計(jì)，可以在其3個(gè)側(cè)面圍起電流通道，以此減少漏電流。

后面陸續(xù)通過材料設(shè)備以及技術(shù)的進(jìn)化，傳統(tǒng) CMOS技術(shù)的擴(kuò)展導(dǎo)致單片CMOS單芯片SOC會(huì)持續(xù)到下一個(gè)10年，CMO縮放越來越多地得到DTCO 的優(yōu)化以提高系統(tǒng)的功率、性能、面積以及成本。

但是隨著工藝的不斷發(fā)展，同時(shí)成本以及技術(shù)復(fù)雜性的增加，上面所提及的技術(shù)方式在5nm以下的制程工藝無法在SOC提供足夠的效益，基本宣判了FinFET技術(shù)的過時(shí)。對(duì)于受到所謂內(nèi)存墻挑戰(zhàn)的數(shù)據(jù)密集型高性能應(yīng)用程序尤其如此，即無法足夠快地訪問數(shù)據(jù)，因此三星推出了四面環(huán)繞式的全柵極或 GAA 技術(shù)。

三年前BSPDN 作為一個(gè)概念在IMEC上第一次被提及，去年的時(shí)候在一篇關(guān)于2nm工藝制程的論文提及了BSPDN 這個(gè)概念，并在IEDM上發(fā)表。IMEC的研究人員在深入研究探討了迄今為止各種有前途的方法后，于去年在IEEE國際電子器件會(huì)議上發(fā)表的兩篇論文中介紹了3D-SoC設(shè)計(jì)和特定電路中背面互連的優(yōu)勢(shì)。

在《Design and optimization of SRAM macro and logic using backside interconnects at 2nm node》這篇文章中表示，將供電網(wǎng)絡(luò)等功能移至芯片背面可以一定程度上解決僅使用正面造成的布線堵塞問題，相比于FSPDN，BSPDN的性能會(huì)提高 44%，同時(shí)效率也會(huì)提高 30%。