隨著集成電路技術(shù)持續(xù)向更小尺寸、更高集成度發(fā)展，天線效應(yīng)已成為影響芯片性能與可靠性的關(guān)鍵因素。在芯片制造過程中，特定工藝步驟會(huì)產(chǎn)生游離電荷，而暴露的金屬線或多晶硅等導(dǎo)體宛如天線，會(huì)收集這些電荷，致使電位升高。若這些導(dǎo)體連接至 MOS 管的柵極，過高電壓可能擊穿薄柵氧化層，導(dǎo)致電路失效。因此，深入理解并有效減少天線效應(yīng)，對提升集成電路性能與可靠性至關(guān)重要。

天線效應(yīng)的產(chǎn)生機(jī)制

在深亞微米集成電路加工中，常采用基于等離子技術(shù)的離子刻蝕工藝。此技術(shù)雖能滿足尺寸縮小、掩?？涛g分辨率提高的需求，但在蝕刻時(shí)會(huì)產(chǎn)生游離電荷。當(dāng)刻蝕金屬或多晶硅等導(dǎo)體時(shí)，裸露導(dǎo)體表面會(huì)收集游離電荷，積累電荷量與暴露在等離子束下的導(dǎo)體面積成正比。若積累電荷的導(dǎo)體直接連至器件柵極，會(huì)在多晶硅柵下的薄氧化層形成 F-N 隧穿電流以泄放電荷。當(dāng)積累電荷超一定量，F(xiàn)-N 電流會(huì)損傷柵氧化層，降低器件乃至整個(gè)芯片的可靠性與壽命。通常，用 “天線比率” 量化天線效應(yīng)發(fā)生幾率，如 Ratio (metal)=Area (metal)/Area (gate) 等(其中 Area (metal) 指與柵極相連的金屬面積，Area (gate) 指 MOS 管的柵面積)，比值越大，天線效應(yīng)發(fā)生可能性越高。

減少天線效應(yīng)的方法

跳線法

跳線法是通過改變金屬布線層次解決天線效應(yīng)，分為向上跳線和向下跳線。向上跳線是斷開存在天線效應(yīng)的金屬層，經(jīng)通孔連接到上一層，最后回到當(dāng)前層。因考慮當(dāng)前金屬層對柵極的天線效應(yīng)時(shí)，上一層金屬還未存在，通過跳線可減小存在天線效應(yīng)的導(dǎo)體面積，從而消除天線效應(yīng)?，F(xiàn)代多層金屬布線工藝中，低層金屬出現(xiàn)天線效應(yīng)，常采用向上跳線法消除。但向下跳線不能解決天線效應(yīng)，因?yàn)楫?dāng)該層金屬收集電荷時(shí)，下層金屬已存在，并將切斷的該層金屬連在一起，未減小天線面積。跳線法雖能解決天線效應(yīng)，但增加了通孔，而通孔電阻大，會(huì)直接影響芯片時(shí)序和串?dāng)_問題，所以使用時(shí)需嚴(yán)格控制布線層次變化和通孔數(shù)量。

添加反偏二極管

給直接連接到柵極且存在天線效應(yīng)的金屬層接上反偏二極管，可形成電荷泄放回路。芯片正常工作時(shí)，二極管處于反偏狀態(tài)，不影響電路功能;發(fā)生天線效應(yīng)時(shí)，反偏二極管優(yōu)先于 MOS 管擊穿，將天線上收集的電荷釋放，保護(hù) MOS 管。一般標(biāo)準(zhǔn)單元中會(huì)提供防天線的二極管器件，在原理圖和版圖中添加即可。若沒有，可手畫或調(diào)用 PDK 中的二極管，但要確保正常工作時(shí)二極管處于反偏狀態(tài)，否則會(huì)出現(xiàn)漏電或功能不正常等問題。這種方法可能增加芯片面積，需綜合考慮。

插入緩沖器(Buffer)

在直接連接到柵極的導(dǎo)體上插入緩沖器，可切斷長線，減小天線面積，從而減少天線效應(yīng)。但此方法會(huì)增加信號延時(shí)，對時(shí)序要求高的電路不適用，且只適用于數(shù)字信號，不適用于模擬信號。此外，插入緩沖器會(huì)引入器件，增加芯片面積，需與電路設(shè)計(jì)人員溝通，確保插入器件不影響電路功能。

優(yōu)化版圖設(shè)計(jì)

在版圖設(shè)計(jì)階段，盡量減少長金屬線和多晶硅連線的使用，可降低天線效應(yīng)發(fā)生幾率。合理規(guī)劃布線，縮短導(dǎo)體長度，減少導(dǎo)體與柵極的連接面積，也能減小天線比率。例如，避免出現(xiàn)過長的金屬走線直接連接到 MOS 管柵極的情況，通過調(diào)整布局，使信號路徑更短、更直接，減少電荷積累的可能性。

控制工藝參數(shù)

在集成電路制造過程中，通過優(yōu)化等離子刻蝕等工藝參數(shù)，可減少游離電荷產(chǎn)生，降低天線效應(yīng)發(fā)生幾率。例如，精確控制等離子體的能量、密度和刻蝕時(shí)間，減少電荷產(chǎn)生量;優(yōu)化刻蝕氣體成分，降低等離子體的活性，減少對導(dǎo)體表面的電荷注入。同時(shí)，在刻蝕后增加中和步驟，及時(shí)中和導(dǎo)體表面積累的電荷，避免電荷積累對柵極造成損害。

綜合應(yīng)用多種方法

實(shí)際設(shè)計(jì)中，常將多種方法結(jié)合使用以更有效地減少天線效應(yīng)。例如，對于長走線上的天線效應(yīng)，可先采用跳線法改變布線層次，減小天線面積;再在關(guān)鍵位置添加反偏二極管，提供電荷泄放路徑;對于對時(shí)序要求不高的部分，可適當(dāng)插入緩沖器，進(jìn)一步降低天線效應(yīng)影響。在某高性能處理器芯片設(shè)計(jì)中，通過綜合運(yùn)用跳線法、添加反偏二極管和優(yōu)化版圖設(shè)計(jì)等方法，成功將天線效應(yīng)導(dǎo)致的芯片失效概率降低至 0.1% 以內(nèi)，顯著提升了芯片的可靠性和性能。

結(jié)論

天線效應(yīng)是集成電路制造中不可忽視的問題，隨著工藝尺寸不斷縮小，其影響愈發(fā)顯著。通過深入理解天線效應(yīng)的產(chǎn)生機(jī)制，采用跳線法、添加反偏二極管、插入緩沖器、優(yōu)化版圖設(shè)計(jì)和控制工藝參數(shù)等多種方法，并根據(jù)具體情況綜合應(yīng)用，可有效減少天線效應(yīng)，提高集成電路的性能和可靠性。在未來集成電路設(shè)計(jì)與制造中，需持續(xù)關(guān)注天線效應(yīng)問題，不斷探索新的解決方法和優(yōu)化措施，以滿足日益增長的高性能、高可靠性芯片需求。