前言

前面通過《Xilinx FPGA/Vivado開發(fā)教程》第一講內(nèi)容，簡單介紹了Vivado設(shè)計(jì)套件，這為由ISE開發(fā)環(huán)境轉(zhuǎn)向Vivado的開發(fā)者提供了一個(gè)參考。具體用哪種開發(fā)平臺并不重要，用哪種硬件描述語言（HDL）也不是很重要。設(shè)計(jì)思想+技術(shù)手段+邏輯設(shè)計(jì)，足以應(yīng)付大部分開發(fā)場景。

信號處理+高速接口，是FPGA開發(fā)中非常重要的兩部分，包含的內(nèi)容十分豐富，掌握其中的一個(gè)點(diǎn)，足以找到一份工作。若均擅長，是全能型人才，評高工和技術(shù)專家有望。

今天主要介紹FPGA開發(fā)中的具體細(xì)節(jié)：時(shí)序分析中的基本概念和術(shù)語。非常基礎(chǔ)，但很重要。

Xilinx FPGA Vivado開發(fā)教程

02

第二講

時(shí)序分析中的基本概念和術(shù)語

依然結(jié)合高亞軍老師的PPT，進(jìn)行梳理。

靜態(tài)時(shí)序分析的前提就是設(shè)計(jì)者先提出要求，然后時(shí)序分析工具才會根據(jù)特定的時(shí)序模型進(jìn)行分析，給出正確的時(shí)序報(bào)告。

進(jìn)行靜態(tài)時(shí)序分析，主要目的就是為了提高系統(tǒng)工作主頻以及增加系統(tǒng)的穩(wěn)定性。對很多數(shù)字電路設(shè)計(jì)來說，提高工作頻率非常重要，因?yàn)楦吖ぷ黝l率意味著高處理能力。通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時(shí)，從而提高工作頻率。

在文末的參考文獻(xiàn)中，為大家提供可參考的資料。

主要內(nèi)容：launch edge，capture edge，timing path，data arrival time,data required time，setup slack和hold slack。

首先來看，launch edge，capture edge。

在RTL設(shè)計(jì)中，數(shù)據(jù)在寄存器之間通過wire進(jìn)行傳遞，在進(jìn)行時(shí)序分析時(shí)，考慮兩個(gè)寄存器之間的時(shí)鐘約束。

launch edge：數(shù)據(jù)從源寄存器輸出的起點(diǎn)時(shí)鐘邊沿，是靜態(tài)時(shí)序分析的起點(diǎn)。

capture edge：數(shù)據(jù)在目的寄存器被捕獲的時(shí)鐘邊沿。

四種時(shí)序路徑：分別用紅線、藍(lán)線、黃線和綠線表示輸入端到內(nèi)部寄存器單元路徑、寄存器之間路徑、寄存器到輸出端路徑以及從輸入端到輸出端路徑。

再看時(shí)序路徑中，什么是源時(shí)鐘路徑、數(shù)據(jù)路徑和目的時(shí)鐘路徑，如下圖所示。

數(shù)據(jù)到達(dá)時(shí)間：

輸入數(shù)據(jù)在有效時(shí)鐘沿后到達(dá)所需要的時(shí)間。主要分為三部分：時(shí)鐘到達(dá)寄存器時(shí)間（Tclka），寄存器輸出延時(shí)（Tco）和數(shù)據(jù)傳輸延時(shí)（Tdata）。

時(shí)鐘到達(dá)時(shí)間：

時(shí)鐘從capture邊沿到達(dá)鎖存寄存器時(shí)鐘輸入端所消耗的時(shí)間為時(shí)鐘到達(dá)時(shí)間。

數(shù)據(jù)需求時(shí)間-set up：

數(shù)據(jù)需求時(shí)間（Data Required Time）：在時(shí)鐘鎖存的建立時(shí)間和保持時(shí)間之間數(shù)據(jù)必須穩(wěn)定，從源時(shí)鐘起點(diǎn)達(dá)到這種穩(wěn)定狀態(tài)需要的時(shí)間即為數(shù)據(jù)需求時(shí)間。

建立時(shí)間set up：數(shù)據(jù)被寄存器捕獲所需的最短時(shí)間。

保持時(shí)間hold:數(shù)據(jù)被寄存器捕獲后保持穩(wěn)定狀態(tài)所需的最短時(shí)間。

建立時(shí)間裕量set up slack:當(dāng)數(shù)據(jù)需求時(shí)間大于數(shù)據(jù)到達(dá)時(shí)間時(shí)，就說時(shí)間有余量，Slack是表示設(shè)計(jì)是否滿足時(shí)序的一個(gè)稱謂。

保持時(shí)間裕量hold slack:為保證滿足保持時(shí)間要求，富余的時(shí)間長度。

將建立時(shí)間裕量和保持時(shí)間裕量，放在一張圖中：

建立時(shí)間裕量和保持時(shí)間裕量計(jì)算公式：

當(dāng)我們在綜合實(shí)現(xiàn)后，需要檢查時(shí)序報(bào)告，對裕量的要求需為正值。若為負(fù)值，則無法滿足建立于保持時(shí)間要求，引起系統(tǒng)不穩(wěn)定甚至不能正常工作。

裕量為負(fù)，表明不滿足建立時(shí)間和保持時(shí)間的需求，需進(jìn)行優(yōu)化和進(jìn)一步約束。

若建立時(shí)間裕量set up slack不滿足要求，可采用的方法有：優(yōu)化時(shí)序，縮短組合邏輯延時(shí)，插入寄存器，流水線處理。

若保持時(shí)間裕量 hold slack不滿足要求，可采用的方法有：減小時(shí)鐘周期，增大時(shí)鐘頻率，但會影響電路運(yùn)行的setup時(shí)間。

根據(jù)計(jì)算公式，建立時(shí)間裕量和保持時(shí)間裕量是一對矛盾關(guān)系，顧此失彼，找到一個(gè)相對平衡點(diǎn)滿足要求即可。

系統(tǒng)運(yùn)行的時(shí)鐘頻率計(jì)算公式：

首先計(jì)算Ts，計(jì)算公式如下，從而得到fs=1/Ts

總結(jié)：