FPGA圖像處理之行緩存（linebuffer）的設計一

背景知識

在FPGA數(shù)字圖像處理中，行緩存的使用非常頻繁，

例如我們需要圖像矩陣操作的時候就需要進行緩存，

例如圖像的均值濾波，中值濾波，高斯濾波以及sobel

邊緣查找等都需要行緩存設計。這里的重要性就不在

贅述。

FPGA實現(xiàn)

圖1 行緩存菊花鏈結構

如圖1所示，我們要設計n行同時輸出，就串聯(lián)n行。Line_buffer的大小設置由圖像顯示行的大?。▓D像寬度）決定。例如480*272 （480）。

intel shift register

設計源碼：

Line3 IP設置:

圖2 shift register IP

圖3 參數(shù)設置

如圖2,3所示，我們需要設計3x3的矩陣數(shù)據，就要同時流出三行的數(shù)據參數(shù)如圖3所示設置。

仿真頂層：

仿真結果：

圖4 整體效果

圖5 一行數(shù)據

圖6 兩行數(shù)據

圖7 三行數(shù)據

如圖7所示，當三行數(shù)據全出來時，我們數(shù)據全部對齊，說明設計正確。

xilinx shift register

源碼：

IP設置：

圖8 IP設置參數(shù)

圖9 Hierarchy

仿真頂層：

仿真結果：

圖10 仿真整體效果

圖11 三行數(shù)據同時對齊輸出

至此我們完成了xilinx 和altera 的IP設計行緩存，但是此方法在某種情況下不夠靈活，所以下節(jié)我們將推出fifo設計行緩存。