電容-電壓（C-V）測(cè)量廣泛用于半導(dǎo)體材料和器件表征，可提取氧化物電荷、界面陷阱、摻雜分布、平帶電壓等關(guān)鍵參數(shù)。傳統(tǒng)基于SMU施加電壓并測(cè)量電流的準(zhǔn)靜態(tài)方法適用于硅MOS，但在SiC MOS器件上因電容更大易導(dǎo)致結(jié)果不穩(wěn)定。為解決這一問題，Keithley 4200A-SCS引入Force-I QSCV技術(shù)，通過施加電流并測(cè)量電壓與時(shí)間來推導(dǎo)電容，獲得更穩(wěn)定可靠的數(shù)據(jù)。

Force-I QSCV技術(shù)在SiC功率MOS器件上體現(xiàn)出多項(xiàng)優(yōu)勢(shì)。比如僅需1臺(tái)帶前置放大器的SMU即可完成測(cè)試，而傳統(tǒng)方法通常需要兩臺(tái)；以電流驅(qū)動(dòng)代替電壓掃描，既提高速度又能在器件端維持恒定直流，建立真正的穩(wěn)態(tài)C-V條件，避免電壓階躍帶來的動(dòng)態(tài)誤差；同時(shí)采用電壓測(cè)量方式，有效規(guī)避低輸出阻抗儀器在推導(dǎo)電容時(shí)常見的穩(wěn)定性問題。系統(tǒng)支持開路校準(zhǔn)和泄漏校準(zhǔn)，確保測(cè)量精度；其結(jié)果與吉時(shí)利595準(zhǔn)靜態(tài)C-V表高度一致，并可利用正向、反向掃描曲線提取界面態(tài)密度DIT；此外，該技術(shù)對(duì)大于20pF的較大電容同樣適用。

本文介紹了Force-I QSCV技術(shù)，解釋了如何在Clarius軟件中使用這些測(cè)試，將該技術(shù)與其他方法進(jìn)行了比較，驗(yàn)證了Force-I QSCV在測(cè)量速度、穩(wěn)定性、精度及設(shè)備需求方面的顯著優(yōu)勢(shì)。

使用三步法的Force-I QSCV技術(shù)

Force-I QSCV技術(shù)使用一個(gè)帶前置放大器的SMU來推導(dǎo)SiC MOSFET或MOS電容的準(zhǔn)靜態(tài)C-V特性。SMU是一種能夠施加和測(cè)量電流和電壓的儀器。如圖1所示，SMU的Force HI端子連接到功率MOSFET的柵極，SMU的Force LO端子連接到短接在一起的漏極和源極端子。

圖1. 功率MOSFET在SMU的HI和LO端子之間的連接圖

施加電流準(zhǔn)靜態(tài)C-V方法通過施加正負(fù)電流并測(cè)量電壓隨時(shí)間的變化，使用三步法推導(dǎo)正向和反向C-V曲線。恒定電流可精確控制提供給器件的總電荷（Q=∑ I×dt）。與可能導(dǎo)致測(cè)量設(shè)備動(dòng)態(tài)變化的電壓步進(jìn)不同，使用恒定電流可使儀器達(dá)到穩(wěn)態(tài)條件。三步法的電壓和電流時(shí)序圖如圖2所示。

圖2. Force-I QSCV測(cè)試的電流和電壓時(shí)序圖

使用Clarius軟件進(jìn)行Force-I QSCV測(cè)試

使用Force-I QSCV方法的測(cè)試位于測(cè)試庫和項(xiàng)目庫中，可以在“選擇”視圖中通過搜索“force-I QSCV”或“qscv”找到。在測(cè)試庫中找到測(cè)試后，可以選擇它們并將其添加到項(xiàng)目樹中。測(cè)試庫包括適用于SiCMOSFET（sic-mosfet-force-i-qscv）和SiC MOS電容（sic-moscap-force-i-qscv）的測(cè)試。這些特定測(cè)試可以用于其他器件，也可以通過向項(xiàng)目樹添加自定義測(cè)試（UTM）并使用QSCVulib用戶庫中的force_current_CV用戶模塊來創(chuàng)建新測(cè)試。表1列出了所有輸入?yún)?shù)及其描述和注釋。以下描述了Force-I QSCV測(cè)試的輸入?yún)?shù)、輸出參數(shù)以及結(jié)果分析。

表1：施加電流的QSCV測(cè)試的輸入?yún)?shù)

Force-I QSCV測(cè)試的輸入?yún)?shù)顯示在Clarius的“配置”視圖中，如圖3所示。用戶設(shè)置最大和最小測(cè)試電壓、輸出電流和時(shí)序參數(shù)。開路補(bǔ)償和泄漏校準(zhǔn)為可選功能，也可以在“配置”視圖中應(yīng)用。

圖3. 在Clarius中配置Force-I QSCV測(cè)試的視圖

對(duì)于SiC MOSFET，施加電流通常在數(shù)百皮安到納安范圍內(nèi)。測(cè)試電流的大小應(yīng)約為要測(cè)量的最大電容大小的三分之一。例如，如果最大電容為2.4×10-9F，則測(cè)試電流應(yīng)約為800×10-12A。測(cè)試電流過低或過高都可能導(dǎo)致錯(cuò)誤結(jié)果。

PLC時(shí)序設(shè)置調(diào)整測(cè)量的積分時(shí)間，可在0.01到10的范圍內(nèi)設(shè)置。然而，最好使用1到6之間的PLC值。此設(shè)置會(huì)影響測(cè)量時(shí)間以及電壓步長，電壓步長是讀數(shù)之間的電壓差。理想情況下，步長應(yīng)在50mV到100mV之間。電壓步長可以使用公式編輯器中的DELTA函數(shù)計(jì)算。增加PLC延長了測(cè)量時(shí)間，但會(huì)改善噪聲讀數(shù)。

漏電校準(zhǔn)和校準(zhǔn)延遲：默認(rèn)情況下，漏電校準(zhǔn)處于禁用狀態(tài)。如果啟用，將在每個(gè)電壓點(diǎn)測(cè)量并校準(zhǔn)漏電。

漏電校準(zhǔn)分三步完成：

1）使用恒定電流推導(dǎo)C-V正向和反向掃描。

2）在第一步返回的每個(gè)電壓點(diǎn)測(cè)量正向和反向泄漏電流。

3）最后，使用測(cè)量的校準(zhǔn)漏電返回電容值（CrCorr和CfCorr）。漏電在固定電流范圍內(nèi)測(cè)量，并可以實(shí)時(shí)繪制。漏電校準(zhǔn)使用以下校準(zhǔn)電容公式：

校準(zhǔn)后的反向電容CrCorr與Vr相對(duì)繪制，校準(zhǔn)后的正向電容CfCorr與Vf相對(duì)繪制。如果校準(zhǔn)后的電容看起來有噪聲，增加施加電流并重復(fù)測(cè)試。電流（位移電流）必須高于泄漏電流，否則無法校準(zhǔn)泄漏電流。位移電流定義為：I=C*(dV/dt)。

圖4和圖5顯示了有和沒有漏電校準(zhǔn)的QSCV曲線示例。測(cè)試運(yùn)行了一次，生成了未校準(zhǔn)和校準(zhǔn)后的數(shù)據(jù)。圖4顯示了一個(gè)有泄漏的SiC功率MOSFET的正向（Cf）和反向（Cr）C-V曲線。

圖4. 漏電碳化硅MOSFET的正向和反向準(zhǔn)靜態(tài)C-V曲線

圖5. 碳化硅MOSFET的校準(zhǔn)前向和反向C-V曲線

電容偏移和開路補(bǔ)償均用于校準(zhǔn)測(cè)試電路中的電容（如電纜、測(cè)試夾具或探頭）引起的偏移。這兩個(gè)選項(xiàng)顯示在測(cè)試的“配置”視圖中，如圖6所示。

圖6. 偏置校準(zhǔn)和打開補(bǔ)償窗口

默認(rèn)情況下，電容偏移設(shè)置為0F，但用戶可以輸入一個(gè)電容值，該值將從正向和反向電容讀數(shù)中減去。開路補(bǔ)償可以設(shè)置為“無”、“測(cè)量補(bǔ)償”或“應(yīng)用補(bǔ)償”。如果選擇“無”，則不會(huì)將任何開路補(bǔ)償測(cè)量寫入文件或應(yīng)用。

如果啟用“測(cè)量補(bǔ)償”，則在開路情況下（器件從測(cè)試夾具中移除或探針抬起）運(yùn)行測(cè)試。至少約有3-5pF的最小電容能被校準(zhǔn)，否則會(huì)發(fā)生錯(cuò)誤（-35），這意味著SMU處于限制狀態(tài)。通常，開路的施加電流將在1×10-13A或更小范圍內(nèi)，以避免測(cè)試進(jìn)入電壓限制狀態(tài)。由于測(cè)試電流非常小，測(cè)試將需要幾分鐘才能執(zhí)行完成并獲取偏移電容。獲取的開路數(shù)據(jù)的平均值存儲(chǔ)在文件中，并將在使用“應(yīng)用補(bǔ)償數(shù)據(jù)”時(shí)從讀數(shù)中減去。減去的電容值在工作表中顯示為Copen。

一旦使用“測(cè)量補(bǔ)償”運(yùn)行測(cè)試，將被測(cè)器件連接到測(cè)試電路中，并再次運(yùn)行測(cè)試，啟用“應(yīng)用補(bǔ)償”。確保將施加電流調(diào)整到適合器件的水平。當(dāng)?shù)诙螆?zhí)行測(cè)試時(shí)，從“測(cè)量補(bǔ)償”獲取的平均電容（Copen）將從后續(xù)讀數(shù)中減去。

分析結(jié)果

使用適當(dāng)?shù)妮斎朐O(shè)置配置測(cè)試后，可以通過選擇“運(yùn)行”來執(zhí)行測(cè)試。運(yùn)行測(cè)試時(shí)，將向被測(cè)器件施加恒定電流，如步驟1、2和3所述，對(duì)器件進(jìn)行充電并生成反向和正向C-V曲線。

“分析”視圖圖形將顯示測(cè)量結(jié)果。電壓隨時(shí)間的測(cè)量值將實(shí)時(shí)顯示在左側(cè)圖形中，電壓測(cè)量完成后，正向和反向C-V掃描將顯示在右側(cè)圖形中。

數(shù)據(jù)被拆分為反向和正向C-V掃描，以準(zhǔn)確表示測(cè)量結(jié)果。對(duì)于反向掃描，輸出反向電壓（Vr）、反向掃描時(shí)間（timeR）和反向電容（Cr）。在正向掃描中，輸出反向電壓（Vf）、正向掃描時(shí)間（timeF）和電容（Cf）。

圖7顯示了使用sic-mosfet-force-i-qscv庫測(cè)試對(duì)市面上可買到的某個(gè)SiC功率MOSFET進(jìn)行測(cè)試的Clarius圖形視圖結(jié)果。對(duì)于此測(cè)試，使用8×10-10A的測(cè)試電流和4的PLC作為測(cè)試設(shè)置。使用4的PLC時(shí)，電壓步長接近80mV。請(qǐng)注意，在正向和反向掃描中，曲線存在電壓偏移和峰值。在曲線右側(cè)的正向掃描和左側(cè)的反向掃描中觀察到峰值。這些偏移通常因?yàn)閮?nèi)部器件電荷的移動(dòng)。

圖7. 碳化硅MOSFET的電壓與時(shí)間（左）和反向與正向C-V曲線（右）

圖8. SiC MOSFET上的正向和反向準(zhǔn)靜態(tài)C-V掃描

圖8顯示了另一個(gè)市售SiC MOSFET的準(zhǔn)靜態(tài)C-V曲線。在這種情況下，正向（紅色）曲線具有反向掃描中未出現(xiàn)的類似“可動(dòng)離子”的峰值。對(duì)于此測(cè)試，輸入?yún)?shù)設(shè)置如下：測(cè)試電流5×10-10A，8PLC，最大電壓10V，最小電壓-12V，限壓20V。

除了在圖形工具中查看數(shù)據(jù)外，多個(gè)參數(shù)還會(huì)返回到分析視圖的表格中。以下表格列出了這些輸出參數(shù)，并按表格中顯示的順序分為以下類別：主要輸出參數(shù)、反向輸出參數(shù)、正向輸出參數(shù)、用于DIT提取的參數(shù)和雜項(xiàng)參數(shù)。

表2：主要的輸出參數(shù)

表3：反向輸出參數(shù)

表4：正向輸出參數(shù)

表5：DIT提取用到的參數(shù)

表6：其他輸出參數(shù)

Force-I QSCV與高頻C-V的比較

優(yōu)化Force-I QSCV有如下幾種方法：

● 最小電容：可以測(cè)量的最小電容在10-20pF之間。此方法推薦電容通常在nF范圍內(nèi)的SiC器件。

● 對(duì)器件進(jìn)行靜電屏蔽：由于此方法可測(cè)試非常小的電荷，因此對(duì)被測(cè)器件進(jìn)行靜電屏蔽以避免噪聲非常重要。

● 電壓步長：為獲得最佳結(jié)果，電壓步長應(yīng)在50-100mV之間?？梢酝ㄟ^更改PLC來調(diào)整電壓步長。電壓步長可以用測(cè)量的“電壓”通過公式編輯器中的DELTA函數(shù)來測(cè)量。

● 施加電流：選擇合適的電流可能需要進(jìn)行一些試驗(yàn)。電流過低會(huì)導(dǎo)致測(cè)試時(shí)間長。電流過高會(huì)導(dǎo)致測(cè)試達(dá)到限壓狀態(tài)。

● 開路補(bǔ)償：在大多數(shù)測(cè)量SiC器件QSCV的情況下，開路補(bǔ)償可能不需要，因?yàn)殡娎|和測(cè)試夾具電容（數(shù)十皮法）通常比被測(cè)器件電容（納法）小得多。

圖10顯示了在封裝的SiC MOSFET上使用兩種方法獲取的圖形。注意，F(xiàn)orce-I QSCV曲線比595數(shù)據(jù)的噪聲更小，但總體而言，曲線相關(guān)性很好。

使用Force-I QSCV方法和高頻交流測(cè)量（使用4215-CVU電容電壓單元）獲取的C-V曲線進(jìn)行比較。結(jié)果如圖11所示。CVU數(shù)據(jù)（綠色曲線）包含了來自595和Force-I QSCV方法的正向和反向準(zhǔn)靜態(tài)曲線。高頻CVU數(shù)據(jù)在曲線中未顯示任何“峰值”。

圖11. 封裝的碳化硅MOSFET的高頻和準(zhǔn)靜態(tài)C-V掃描

結(jié)論

Force-I QSCV技術(shù)能夠在碳化硅MOS設(shè)備上實(shí)現(xiàn)準(zhǔn)靜態(tài)C-V測(cè)量。該方法通過正向和反向掃描獲取兩組數(shù)據(jù)，以及通過施加正負(fù)電流獲得的電壓――時(shí)間數(shù)據(jù)。已知總電荷后，此方法可以提取半導(dǎo)體界面處的電容和電荷，正向和反向掃描的差分分析能夠直接提取界面陷阱密度（DIT）。更多了解4200A材料和半導(dǎo)體參數(shù)分析儀的應(yīng)用與文檔，請(qǐng)登錄：https://www.tek.com.cn/products/keithley/4200a-scs-parameter-analyzer。

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