1.設計目的

axi stream接口無法直接通過axi4寫內存，在項目使用中，經常遇到stream接口，例如srio、圖像等，經過pcie傳輸，器件廠家雖然提供IP，但是使用不方便。

2.設計流程

2.1stream寫

stream接口：

• tvalid：輸入有效信號，高有效

• tready：輸出流控信號，高有效

• tlast：輸入數(shù)據尾信號，高有效

• tkeep：輸入數(shù)據字節(jié)使能信號，高有效

• tuser：輸入DMA標識數(shù)據，采用地址偏移offset + block塊id + 數(shù)據包長度length組成

主機或者cpu通過axi_lite接口配置寄存器，分配每一個block塊大小，對應的內存起始地址，共分配多少個block等參數(shù)，同時block大小等參數(shù)支持動態(tài)調整。

2.2寫操作流程

初始化相應寄存器后，stream接口按照上述格式自動分配數(shù)據大小及相應axi內存位置，每完成一塊block后，產生一個中斷，當stream接口速度高與axi4時，ready信號自動拉低，保證數(shù)據不覆蓋

2.3stream讀

讀流程是寫流程的相反過程，內容及流程參考寫操作主機或者cpu通過axi_lite接口配置寄存器，分配每一個block塊大小，對應的內存起始地址，共分配多少個block等參數(shù)，同時block大小等參數(shù)支持動態(tài)調整。

2.4讀流程

過程和寫基本一致，支持動態(tài)調整，數(shù)據接口一致

3.寄存器

該寄存器對應了dma的操作寄存器，這里不一一列出