1.設(shè)計(jì)目的

axi stream接口無法直接通過axi4寫內(nèi)存，在項(xiàng)目使用中，經(jīng)常遇到stream接口，例如srio、圖像等，經(jīng)過pcie傳輸，器件廠家雖然提供IP，但是使用不方便。

2.設(shè)計(jì)流程

2.1stream寫

stream接口：

• tvalid：輸入有效信號(hào)，高有效

• tready：輸出流控信號(hào)，高有效

• tlast：輸入數(shù)據(jù)尾信號(hào)，高有效

• tkeep：輸入數(shù)據(jù)字節(jié)使能信號(hào)，高有效

• tuser：輸入DMA標(biāo)識(shí)數(shù)據(jù)，采用地址偏移offset + block塊id + 數(shù)據(jù)包長(zhǎng)度length組成

主機(jī)或者cpu通過axi_lite接口配置寄存器，分配每一個(gè)block塊大小，對(duì)應(yīng)的內(nèi)存起始地址，共分配多少個(gè)block等參數(shù)，同時(shí)block大小等參數(shù)支持動(dòng)態(tài)調(diào)整。

2.2寫操作流程

初始化相應(yīng)寄存器后，stream接口按照上述格式自動(dòng)分配數(shù)據(jù)大小及相應(yīng)axi內(nèi)存位置，每完成一塊block后，產(chǎn)生一個(gè)中斷，當(dāng)stream接口速度高與axi4時(shí)，ready信號(hào)自動(dòng)拉低，保證數(shù)據(jù)不覆蓋

2.3stream讀

讀流程是寫流程的相反過程，內(nèi)容及流程參考寫操作主機(jī)或者cpu通過axi_lite接口配置寄存器，分配每一個(gè)block塊大小，對(duì)應(yīng)的內(nèi)存起始地址，共分配多少個(gè)block等參數(shù)，同時(shí)block大小等參數(shù)支持動(dòng)態(tài)調(diào)整。

2.4讀流程

過程和寫基本一致，支持動(dòng)態(tài)調(diào)整，數(shù)據(jù)接口一致

3.寄存器

該寄存器對(duì)應(yīng)了dma的操作寄存器，這里不一一列出