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一、HDL的概念和特征

HDL，Hard Description Language的縮寫，翻譯過(guò)來(lái)就是硬件描述語(yǔ)言。那么什么是硬件描述語(yǔ)言呢?為什么不叫硬件設(shè)計(jì)語(yǔ)言呢？硬件描述語(yǔ)言，顧名思義就是描述硬件的語(yǔ)言，它用文本的形式來(lái)描述電子系統(tǒng)硬件結(jié)構(gòu)和行為，是一種用形式化方法來(lái)描述數(shù)字電路和系統(tǒng)的語(yǔ)言。

正是因?yàn)槿绱耍布c軟件不一樣，他不像軟件，你某天突發(fā)奇想，想實(shí)現(xiàn)某個(gè)界面，搞搞代碼就OK了。硬件它是由實(shí)實(shí)在在的物理器件搭載而成，用抽象的語(yǔ)言怎么可能弄出一個(gè)電路來(lái)呢？

一門語(yǔ)言，總有那么一些特殊之處，不然人家就不認(rèn)，HDL主要有下面一些特征：

①HDL語(yǔ)言既包括一些高級(jí)程序設(shè)計(jì)語(yǔ)言的結(jié)構(gòu)形式，同時(shí)也兼顧描述硬件線路連接的具體結(jié)構(gòu)。

②通過(guò)使用結(jié)構(gòu)級(jí)描述，可以在不同的抽象層次描述設(shè)計(jì)。HDL語(yǔ)言采用自頂向下的數(shù)字電路設(shè)計(jì)方法。

③HDL語(yǔ)言是并行處理的，具有同一時(shí)刻執(zhí)行多任務(wù)的能力，這個(gè)和高級(jí)設(shè)計(jì)語(yǔ)言串行執(zhí)行的特征是不同的。

④HDL語(yǔ)言具有時(shí)序的概念。一般的高級(jí)語(yǔ)言沒(méi)有時(shí)序的概念，但在硬件電路中從輸入到輸出是有延時(shí)存在的，為了描述這一特征，需要引入時(shí)延的概念。因此HDL語(yǔ)言不僅可以描述電路的功能，還可以描述電路的時(shí)序。

二、Verilog HDL的發(fā)展歷史1983年，Gateway Gesign Automation 硬件描述語(yǔ)言公司的Philip Moorby這個(gè)人（帶領(lǐng)團(tuán)隊(duì)）首創(chuàng)了Verilog HDL。1984~1986年，Moorby設(shè)計(jì)出第一個(gè)關(guān)于VerilogHDL的仿真器。1987年，synopsys公司使用verilog HDL作為綜合工具的輸入。1989年，cadence公司收購(gòu)Gateway公司，因此verilog也成為的cadence的囊中之物。1990年初，cadence公開(kāi)發(fā)布verilogHDL，后來(lái)open verilog HDL international組織（由verilog使用者和計(jì)算機(jī)輔助工程供應(yīng)商組成）指定標(biāo)準(zhǔn)。1993年，幾乎所有的ASIC廠商都支持verilogHDL，OVI推出了verilog HDL 2.0版本。接著IEEE把verilog HDL 2.0 作為IEEE標(biāo)準(zhǔn)的提案。1995年12月，IEEE制定了Verilog HDL的標(biāo)準(zhǔn)IEEE 1364--1995。2000年，發(fā)展為IEEE 1364--2000.最后，在2005年，verilog 的標(biāo)準(zhǔn)停止在了IEEE 1364--2005。05年以后，與verilog有關(guān)的system verilog來(lái)了，verilog的標(biāo)準(zhǔn)就不再更新了，而是融入到system verilog中。我們現(xiàn)在用的verilog HDL，都是按照05年及其以前的標(biāo)準(zhǔn)制定的語(yǔ)法。三、Verilog HDL 的描述能力在前面已經(jīng)講到，Verilog HDL可以在不同的的抽象層次進(jìn)行描述電路下面的它們的具體層次分類:

描述級(jí)別	抽象級(jí)別	功能描述	物理模型
行為級(jí)	系統(tǒng)級(jí)	用語(yǔ)言提供的高級(jí)結(jié)構(gòu)實(shí)現(xiàn)所設(shè)計(jì)模塊外部性能的模型	芯片、電路板和物理劃分的子模塊
	算法級(jí)	用語(yǔ)言提供的高級(jí)功能實(shí)現(xiàn)算法運(yùn)行的行為	部件之間的物理連接，電路板
	RTL級(jí)	描述數(shù)據(jù)如何在寄存器之間流動(dòng)和如何處理、控制這些數(shù)據(jù)流動(dòng)的模型	芯片、宏單元
邏輯級(jí)	門級(jí)	描述邏輯門之間的連接模型	標(biāo)準(zhǔn)單元布圖
電路級(jí)	開(kāi)關(guān)級(jí)	描述器件中三極管和存儲(chǔ)節(jié)點(diǎn)以及它們之間連接的模型	晶體管布圖

在這里說(shuō)明一下，行為級(jí)描述中的系統(tǒng)級(jí)和算法級(jí)描述很少用Verilog HDL進(jìn)行描述，而是用matlab 或者C++進(jìn)行描述，邏輯級(jí)和電路級(jí)也幾乎不用Verilog HDL進(jìn)行描述。真正用到的是寄存器傳輸級(jí)（RTL級(jí)），因此在描述RTL級(jí)的時(shí)候，Verilog HDL根據(jù)設(shè)計(jì)和語(yǔ)法的情況，有可以分為行為描述和結(jié)構(gòu)描述，這個(gè)在以后的語(yǔ)法中會(huì)說(shuō)到。 四、Verilog HDL的應(yīng)用Verilog HDL的一個(gè)大致情況已經(jīng)說(shuō)明了，那么Verilog HDL主要有哪些應(yīng)用呢？毫無(wú)疑問(wèn)，就是用它來(lái)進(jìn)行數(shù)字邏輯設(shè)計(jì)了，主要是在FPGA（field programer gate array ，現(xiàn)場(chǎng)可編程邏輯門陣列）的邏輯設(shè)計(jì)和數(shù)字集成電路設(shè)計(jì)前端的邏輯設(shè)計(jì)中用到。下面就來(lái)談?wù)凢PGA的設(shè)計(jì)流程和數(shù)字IC設(shè)計(jì)的流程吧。 五、FPGA設(shè)計(jì)流程這個(gè)設(shè)計(jì)流程我就不展開(kāi)說(shuō)了，畢竟有一部分是跟后面的數(shù)字IC設(shè)計(jì)流程重復(fù)。 六、數(shù)字IC設(shè)計(jì)與流程概述在開(kāi)篇的時(shí)候，我先講一下IC設(shè)計(jì)分類跟設(shè)計(jì)流程，提前聲明一下，由于本人水平有限，加上沒(méi)有完全親身體驗(yàn)過(guò)從設(shè)計(jì)規(guī)劃到工藝制造這一完整的設(shè)計(jì)流程，只是知道這一流程的某些步驟，因此本篇的設(shè)計(jì)流程是我根據(jù)我的一些實(shí)踐體會(huì)、一些文獻(xiàn)內(nèi)容、一些網(wǎng)絡(luò)資料、與一些工程師的交談等得出的一個(gè)大體流程，這個(gè)流程也許跟一些公司的流程不一樣，如果有錯(cuò)誤的地方，希望指出。本篇我主要記錄的內(nèi)容是IC設(shè)計(jì)的分類跟IC設(shè)計(jì)的流程概述。分類：IC也就是集成電路，通俗地講也就是芯片了。我覺(jué)得芯片設(shè)計(jì)在現(xiàn)在來(lái)看，主要有Soc芯片設(shè)計(jì)、ASIC設(shè)計(jì)、FPGA設(shè)計(jì)，如下圖所示：

也許有人就出來(lái)抬杠了，說(shuō)：“你這是在扯淡，不是還有功率IC這些分類么？！”。我這里是說(shuō)主要，是根據(jù)大體的方向分的，功率IC嘛...可以算是數(shù)?；旌侠锩妫灿锌梢允悄M的里面，看你怎么做了?？傊篌w分類就是這么一個(gè)情況了。這里著重強(qiáng)調(diào)一下，我以后所說(shuō)的，包括流程啊，設(shè)計(jì)概述啊，還是什么亂七八糟的，都是關(guān)于ASIC設(shè)計(jì)里面的，有時(shí)間我們?cè)賮?lái)掰扯掰扯SoC跟FPGA設(shè)計(jì)的問(wèn)題，畢竟ASIC在向著SoC發(fā)展，此外FPGA也是不可忽略的一塊領(lǐng)域。模擬那些問(wèn)題嘛，就不在這里記載了，這里涉及的都是數(shù)字設(shè)計(jì)相關(guān)的。廢話不多少，現(xiàn)在來(lái)看一下數(shù)字IC的設(shè)計(jì)流程吧。流程：設(shè)計(jì)之前——項(xiàng)目策劃在設(shè)計(jì)之前，需要知道自己為什么要設(shè)計(jì)這么一個(gè)數(shù)字IC（系統(tǒng)）。因此在設(shè)計(jì)之前要進(jìn)行項(xiàng)目策劃。項(xiàng)目策劃呢，大概就是這么一個(gè)過(guò)程，首先市場(chǎng)部門（營(yíng)銷部門）等有關(guān)部門（“有關(guān)”這個(gè)官方詞語(yǔ)，還是很好用的，哈哈）根據(jù)經(jīng)濟(jì)狀況，對(duì)市場(chǎng)進(jìn)行調(diào)研或者反饋，得出市場(chǎng)的需求；或者一些先進(jìn)的有關(guān)領(lǐng)導(dǎo)，注意到某些現(xiàn)在或者將來(lái)發(fā)展比較好的領(lǐng)域，決定要開(kāi)發(fā)這么個(gè)產(chǎn)品。于是開(kāi)會(huì)，覺(jué)得這個(gè)東西可以賺一筆的時(shí)候，就讓技術(shù)人員跟市場(chǎng)部的進(jìn)行研究、論證，最后又開(kāi)一次大會(huì)，決定：“好，就這么干！”。于是，一份項(xiàng)目策劃書就出來(lái)了。這個(gè)項(xiàng)目策劃書一出來(lái)，螞蚱都得在這一根繩上爬了。項(xiàng)目策劃書里面有啥內(nèi)容呢，其實(shí)...我也不知道，md我又不是產(chǎn)品經(jīng)理、或者什么部門老大，我怎么知道，但是，有小道消息說(shuō)，里面有：對(duì)項(xiàng)目時(shí)間及資源的描述；對(duì)設(shè)計(jì)項(xiàng)目的目標(biāo)描述；風(fēng)險(xiǎn)和成本的估計(jì)分析等（具體我也不清楚，我就一硅農(nóng)，哈哈哈哈）。OK，項(xiàng)目策劃完成了，下面就開(kāi)始進(jìn)行設(shè)計(jì)了。設(shè)計(jì)ing——技術(shù)人員的活設(shè)計(jì)流程大概有下面這些步驟：系統(tǒng)總體規(guī)劃、模塊設(shè)計(jì)、頂層模塊集成、頂層功能模塊驗(yàn)證、邏輯綜合、形式驗(yàn)證、靜態(tài)時(shí)序分析、可測(cè)性設(shè)計(jì)插入、芯片版圖物理規(guī)劃、功耗分析、單元布局與優(yōu)化、時(shí)鐘樹(shù)綜合、布線、信號(hào)完整性分析、寄生參數(shù)提取、后仿真、工程更改命令、物理驗(yàn)證。用下圖表示流程可能更清晰一點(diǎn)：

簡(jiǎn)單地，可以分成系統(tǒng)設(shè)計(jì)，前端設(shè)計(jì)，后端設(shè)計(jì)。前端設(shè)計(jì)主要是輸入、驗(yàn)證、綜合；后端設(shè)計(jì)主要是APR（自動(dòng)布局布線，也就是從floorplan→布局→布線）。當(dāng)然，這些流程也不是完全順序操作下去的，此外，全部的數(shù)字IC系統(tǒng)設(shè)計(jì)也未必按照這個(gè)流程跑，當(dāng)有錯(cuò)的時(shí)候，也是需要返回去進(jìn)行修改的，這里我就不返回去了。下面是相關(guān)步驟的概述，每一部分包含的內(nèi)容至少有一個(gè)章，這里僅僅是簡(jiǎn)單介紹。1、系統(tǒng)總體規(guī)劃（system global plan）項(xiàng)目策劃完成，領(lǐng)導(dǎo)開(kāi)始讓工人們干活。首先就是高級(jí)工人，系統(tǒng)算法工程師，根據(jù)要求，搞一堆算法來(lái)，看看哪一個(gè)比較符合老大的項(xiàng)目策劃書要求。系統(tǒng)架構(gòu)工程師根據(jù)系統(tǒng)算法工程師提出的算法，想想怎么用詳細(xì)的特定功能硬件實(shí)現(xiàn)，發(fā)現(xiàn)算法的硬件實(shí)現(xiàn)比較坑爹，就去找系統(tǒng)算法工程師理論。然后這兩類系統(tǒng)工程師通過(guò)對(duì)系統(tǒng)的方案、設(shè)計(jì)、仿真跟各種撕逼之后（他們撕逼的內(nèi)容聽(tīng)說(shuō)有這些：浮點(diǎn)數(shù)算法，軟硬件劃分，IC設(shè)計(jì)中數(shù)據(jù)的定點(diǎn)表示，定點(diǎn)算法表示，結(jié)構(gòu)的并行性跟流水線，存儲(chǔ)器分配，還有其他等...），達(dá)到平衡點(diǎn)（就是算法能夠較好地使用良好架構(gòu)跟電路的實(shí)現(xiàn)），一份系統(tǒng)設(shè)計(jì)規(guī)格書就出來(lái)了。至于系統(tǒng)設(shè)計(jì)規(guī)格書里面具體有什么，我們就不展開(kāi)說(shuō)明了。2、模塊設(shè)計(jì)（module design）高級(jí)的系統(tǒng)工程師完畢，就到我們這些螺絲釘，進(jìn)行模塊設(shè)計(jì)了。模塊設(shè)計(jì)也還是分等級(jí)，人家有高級(jí)數(shù)字IC設(shè)計(jì)工程師。而真正專門寫模塊的呢，就是螺絲釘級(jí)的一般數(shù)字IC工程師，別稱”硅農(nóng)”...透露一下，系統(tǒng)設(shè)計(jì)規(guī)格書里面就有進(jìn)行模塊劃分的內(nèi)容，這里就是進(jìn)行設(shè)計(jì)模塊了。一般，模塊設(shè)計(jì)使用HDL語(yǔ)言進(jìn)行輸入，輸入工具使用GVIM。寫完一個(gè)模塊了，（進(jìn)行代碼設(shè)計(jì)規(guī)則檢查，這個(gè)靠檢查工具來(lái)工作了，檢查工具可以檢測(cè)幾百個(gè)設(shè)計(jì)規(guī)則，檢查的內(nèi)容主要有：標(biāo)準(zhǔn)規(guī)則檢查、可重用性檢查、競(jìng)爭(zhēng)條件檢查、可綜合性、可測(cè)試性、時(shí)鐘域、結(jié)構(gòu)性、加速策略、用戶自定義的規(guī)則等），然后進(jìn)行功能驗(yàn)證，就是驗(yàn)證你寫的這個(gè)電路是不是符合模塊的功能要求，使用的工具是synopsys的VCS。仿真通過(guò)之后，就可以把模塊提交上去了給上層負(fù)責(zé)管理頂層模塊的高級(jí)數(shù)字IC工程師了。有興趣的話，可以自己綜合一下自己負(fù)責(zé)維護(hù)的模塊。3、頂層模塊集成（top level integration）底層的的模塊寫完之后，開(kāi)始進(jìn)行模塊集成，新模塊跟復(fù)用的舊模塊集成，I/O，時(shí)鐘等模塊的基礎(chǔ)，把系統(tǒng)集成起來(lái)，構(gòu)成整個(gè)系統(tǒng)后，就完成了系統(tǒng)模塊的集成。4、頂層功能模塊驗(yàn)證（top level verification）頂層模塊集成完畢后，檢測(cè)集成之后模塊是否還能正常工作，驗(yàn)證功能是否正確，各項(xiàng)指標(biāo)是否完好等等。這里，數(shù)字IC驗(yàn)證工程師就可以放大招了。驗(yàn)證使用VCS進(jìn)行。驗(yàn)證是一門雜活哇，各種方法學(xué)UVM之類的，還是我們硅農(nóng)的小模塊驗(yàn)證比較好。5、邏輯綜合（logic synthesis）邏輯綜合就是通過(guò)EDA工具把頂層的HDL模塊，在一定的約束情況下，映射到制造廠家標(biāo)準(zhǔn)單元庫(kù)元件的門級(jí)電路的過(guò)程。通過(guò)這個(gè)步驟，從HDL代碼，得到了門級(jí)網(wǎng)表，也就是得到了電路。具體的有關(guān)綜合的知識(shí)將在后文聯(lián)合synopsys的綜合工具Design Compiler進(jìn)行記載。6、形式驗(yàn)證（formal verification）形式驗(yàn)證，就是對(duì)設(shè)計(jì)過(guò)程中不同階段的輸出結(jié)果進(jìn)行邏輯功能一致性的對(duì)比，根據(jù)電路的結(jié)構(gòu)，判斷兩個(gè)設(shè)計(jì)在邏輯功能上是否對(duì)等。有關(guān)形式驗(yàn)證的知識(shí)將在后文中記載。7、靜態(tài)時(shí)序分析（static time analysis,STA）靜態(tài)時(shí)序分析，就是通過(guò)EDA工具，提取電路中所以路徑的延遲信息進(jìn)行分析，計(jì)算出信號(hào)在路徑上的延時(shí)，檢查時(shí)序是否滿足設(shè)定的時(shí)序約束要求。靜態(tài)時(shí)序分析將在后文中結(jié)合synopsys的PT工具進(jìn)行記載。8、可測(cè)性設(shè)計(jì)插入（design for test,DFT）可測(cè)性設(shè)計(jì)是指：在進(jìn)行電路的前端設(shè)計(jì)時(shí)，就預(yù)先規(guī)劃、設(shè)計(jì)出如何在樣片中進(jìn)行電路的測(cè)試方案和辦法，并通過(guò)邏輯綜合過(guò)程完成芯片內(nèi)部專用測(cè)試結(jié)構(gòu)的插入，以便在芯片形成后能按照預(yù)先制定的方案進(jìn)行相應(yīng)的電路功能測(cè)試的一種設(shè)計(jì)方法。也就是進(jìn)行可測(cè)性設(shè)計(jì)，就是在原有的電路中插入專門測(cè)試的電路（插入電路）。以上的部分基本就是前端設(shè)計(jì)的部分，而后面介紹的主要是后端設(shè)計(jì)的部分，這后端設(shè)計(jì)就是專業(yè)名詞特別多，而且還中英互聯(lián)，比較麻煩。所以后端的部分知識(shí)按照常規(guī)來(lái)介紹了。9、版圖物理規(guī)劃（floor-plan）這一步驟主要是通過(guò)對(duì)EDA工具進(jìn)行輸入標(biāo)準(zhǔn)單元庫(kù)、標(biāo)準(zhǔn)I/O庫(kù)、綜合后的網(wǎng)表、各種約束文件等，規(guī)劃好讓EDA工具完成各模塊的位置擺放、電源網(wǎng)絡(luò)的設(shè)定、I/O信號(hào)出口位置、同時(shí)確定面積、封裝、工藝、噪聲、負(fù)載能力等參數(shù)。 10、功耗分析（power analysis）在完成版圖物理規(guī)劃后，需要進(jìn)行功耗分析。功耗分析可以確定電源引腳的位置和電源線的寬度是否滿足要求。對(duì)整個(gè)版圖進(jìn)功耗分析，即要進(jìn)行動(dòng)態(tài)功耗分析跟靜態(tài)功耗分析，找出主要的功耗單元或者模塊，以供優(yōu)化。11、單元布局與優(yōu)化（placement & optimistic）根據(jù)floor-plan中的布局規(guī)劃，擺放網(wǎng)表中調(diào)用的所以標(biāo)準(zhǔn)單元，EDA工具自動(dòng)對(duì)時(shí)序約束、布線面積、布線擁堵等綜合考慮標(biāo)準(zhǔn)單元的擺放，從而依靠EDA工具完成電路的布局設(shè)計(jì)跟優(yōu)化。EDA主要進(jìn)行自動(dòng)對(duì)floor-plan的具體工作的標(biāo)準(zhǔn)單元實(shí)現(xiàn)：確定各功能模塊的位置和整個(gè)芯片的尺寸；確定I/O buffer 的位置，定義電源和地PAD的位置；定義各種物理的組、區(qū)域或模塊，對(duì)大的宏單元進(jìn)行放置；設(shè)計(jì)整個(gè)供電網(wǎng)絡(luò)，基于電勢(shì)降和電遷移進(jìn)行拓?fù)鋬?yōu)化；通過(guò)布局調(diào)整、約束修改、屬性添加、密度、高速信號(hào)分析等手段達(dá)到優(yōu)化的目的。12、時(shí)鐘樹(shù)綜合（clock tree synthesis，CTS）要了解時(shí)鐘樹(shù)綜合，那么就得中斷什么是時(shí)鐘樹(shù)。時(shí)鐘樹(shù)就是分布在芯片內(nèi)部的的寄存器跟數(shù)字的驅(qū)動(dòng)電流構(gòu)成的一種樹(shù)狀結(jié)構(gòu)的電路。時(shí)鐘樹(shù)綜合就是EDA工具按照約束，插入buffer，使時(shí)鐘的源頭（時(shí)鐘根節(jié)點(diǎn)）到達(dá)各個(gè)需要時(shí)鐘驅(qū)動(dòng)的器件（各葉子節(jié)點(diǎn)，如觸發(fā)器）的時(shí)間基本一致的過(guò)程。時(shí)鐘樹(shù)綜合通常使用EDA工具自動(dòng)進(jìn)行。13、布線（routing）布線就是完成模塊、節(jié)點(diǎn)的相互連線。EDA工具可以分成全局布線和詳細(xì)布線。一般情況下先使用EDA工具布線，然后在人工干預(yù)的情況下局部自動(dòng)或者手工進(jìn)行連接一些比較關(guān)鍵地連線，進(jìn)行修復(fù)連接上的問(wèn)題和時(shí)序約束上的問(wèn)題。注意，關(guān)鍵路勁跟時(shí)鐘上的連接線要盡量最先連接，以免繞線，導(dǎo)致時(shí)序問(wèn)題。14、信號(hào)完整性分析（signal competition analysis）信號(hào)完整性分析是通常是進(jìn)行分析噪聲。隨著器件尺寸的下降，器件的供電電壓、噪聲容限均下降。也就是說(shuō)，也許由于某一根導(dǎo)線可能電阻過(guò)大，帶來(lái)的壓降過(guò)大，導(dǎo)致器件的供電電壓達(dá)不到而不能正常工作等等的一系列問(wèn)題。對(duì)這些問(wèn)題進(jìn)行分析，是信號(hào)完整分析的一部分。15、寄生參數(shù)提取（parasitic extraction）根據(jù)布線完成得版圖提前RC（電阻電容）參數(shù)文件。對(duì)EDA工具輸入相應(yīng)的工藝參數(shù)（廠家提供）后，EDA工具根據(jù)這些參數(shù)和版圖實(shí)際幾何形體的面積計(jì)算出RC值，然后通過(guò)存儲(chǔ)從而提取出RC參數(shù)。提取出來(lái)的RC參數(shù)，可以直接用于靜態(tài)時(shí)序分析，也可以在計(jì)算出相應(yīng)的路徑延時(shí)時(shí)，用于反標(biāo)功能后仿真。16、后仿真（post-layout simulation）后仿真也叫門級(jí)仿真、時(shí)序仿真、帶反標(biāo)的仿真。它是通過(guò)采用外部激勵(lì)和布局布線后產(chǎn)生的標(biāo)準(zhǔn)延時(shí)文件（*.sdf），對(duì)布局布線后的門級(jí)電路網(wǎng)表進(jìn)行功能和時(shí)序驗(yàn)證，來(lái)檢驗(yàn)門級(jí)電路是否符合功能要求。17、工程更改命令（engineering change order,ECO）在設(shè)計(jì)的最后階段發(fā)現(xiàn)個(gè)別路徑有時(shí)序問(wèn)題或者邏輯錯(cuò)誤時(shí)，通過(guò)芯片內(nèi)部專門留下的寄存器跟組合邏輯，對(duì)設(shè)計(jì)部分進(jìn)行必要的小范圍的修改和重新連線。ECO在是在網(wǎng)表上做文章，在非必須的情況下（如時(shí)間充足，人員充足），不要進(jìn)行ECO。18、物理驗(yàn)證（physical verification）物理驗(yàn)證主要是一個(gè)對(duì)版圖的設(shè)計(jì)結(jié)果是否預(yù)定要求而進(jìn)行的驗(yàn)證過(guò)程。首先是通過(guò)DRC（design rule check，設(shè)計(jì)規(guī)則檢查）對(duì)版圖設(shè)計(jì)中的約束違規(guī)情況進(jìn)行檢查，以保證各層版圖都符合設(shè)計(jì)的要求。然后是進(jìn)行LVS（layout vs. Schematic，版圖網(wǎng)表與電路原理圖比較），進(jìn)行版圖網(wǎng)表跟原始電路圖的一致性對(duì)比檢查，即通過(guò)版圖寄生參數(shù)提取工具得到一個(gè)有版圖寄生參數(shù)的電路圖，將它跟原理電路圖進(jìn)行比較，以確保版圖設(shè)計(jì)與原要求的電路圖的邏輯功能一致性。此外還有一些需要進(jìn)行ERC，即電氣規(guī)則檢查。

VerilogHDL概述與數(shù)字IC設(shè)計(jì)流程