1DDR內(nèi)存控制器介紹

DDR內(nèi)存控制器支持DDR2，DDR3，DDR3L和LPDDR2設(shè)備，包括三個(gè)主要塊：AXI存儲(chǔ)器端口接口（DDRI），帶有交易調(diào)度器（DDRC）的核心控制器和具有數(shù)字PHY（DDRP）的控制器。

它具有四個(gè)64位同步AXI接口的DDRI塊接口，可同時(shí)為多個(gè)AXI主機(jī)提供服務(wù)，每個(gè)AXI接口都有自己的專用交易FIFO。

DDRC包含兩個(gè)32輸入內(nèi)容可尋址存儲(chǔ)器（CAM），以執(zhí)行DDR數(shù)據(jù)服務(wù)調(diào)度，以最大限度地提高DDR內(nèi)存效率。它還包含用于低延遲通道的飛頻通道，以允許訪問DDR存儲(chǔ)器而不通過凸輪。

PHY處理來自控制器的讀/寫請(qǐng)求，并將它們轉(zhuǎn)換為目標(biāo)DDR內(nèi)存的時(shí)序約束中的特定信號(hào)，來自控制器的信號(hào)由PHY使用，以產(chǎn)生通過數(shù)字物理的連接到引腳的內(nèi)部信號(hào)， DDR引腳通過PCB信號(hào)跡線直接連接到DDR設(shè)備。

系統(tǒng)通過其四個(gè)64位AXI內(nèi)存端口通過DDRI訪問DDR，一個(gè)AXI端口專用于CPU和ACP的L2-Cache，兩個(gè)端口專用于AXI_HP接口，第四端口由AXI互連上的所有其他主控器共享。

DDR接口（DDRI）仲裁來自八個(gè)端口的請(qǐng)求（四個(gè)讀取和四個(gè)寫入），仲裁器選擇請(qǐng)求并將其傳遞給DDR控制器和事務(wù)調(diào)度程序（DDRC），仲裁基于請(qǐng)求等待的長(zhǎng)度，請(qǐng)求的緊迫性以及作為先前請(qǐng)求的同一頁面中的組合基礎(chǔ)。

DDRC通過單個(gè)接口從DDRI接收請(qǐng)求，讀取和寫入流通過此接口，讀取請(qǐng)求包括使用DDR的數(shù)據(jù)返回的標(biāo)記字段，DDR控制器PHY（DDRP）驅(qū)動(dòng)DDR交易。

2DDR內(nèi)存控制器特點(diǎn)

DDR控制器系統(tǒng)界面（DDRI）

DDR Controller系統(tǒng)界面具有以下功能：

• 四個(gè)相同的64位AXI端口支持Incr和Wrap Burst類型

• 四個(gè)64位AXI接口，具有單獨(dú)的讀/寫端口和32位尋址

• 寫入數(shù)據(jù)字節(jié)為每個(gè)數(shù)據(jù)擊穿支持支持

• 復(fù)雜的仲裁計(jì)劃，以防止數(shù)據(jù)饑餓

• 使用緊急比特來繞過仲裁邏輯的低延遲路徑

• 深度讀寫命令驗(yàn)收能力

• 使用不同主設(shè)備ID的請(qǐng)求返回的無序讀取數(shù)據(jù)

• 所有端口上的9位AXI ID信號(hào)

• 突發(fā)長(zhǎng)度支持從1到16個(gè)數(shù)據(jù)節(jié)拍

• 突發(fā)大小為1,2,4,8（每個(gè)節(jié)拍的字節(jié)）

• 不支持來自任何AXI端口的鎖定訪問

• 使用HPR隊(duì)列的低延遲讀取機(jī)制

• 每個(gè)端口的特殊緊急信令

• 在64 MB邊界上可編程的TrustZone區(qū)域

• 每個(gè)端口的兩個(gè)不同ID的獨(dú)占訪問

DDR控制器PHY（DDRP）

DDR Controller PHY具有以下功能：

• 兼容DDR I / O.

• 1.2V LPDDR2.
• 1.8V DDR2.
• 1.5V DDR3和1.35V DDR3L

• 可選擇的16位和32位數(shù)據(jù)總線寬度

• 16位數(shù)據(jù)寬度配置中的可選ECC

• 軟件命令的自刷新條目和命令到達(dá)時(shí)自動(dòng)退出

• 基于可編程空閑時(shí)段的自主DDR遞減輸入和退出

• 數(shù)據(jù)讀取選通自動(dòng)校準(zhǔn)

DDR控制器核心和事務(wù)調(diào)度程序（DDRC）

DDR控制器核心和事務(wù)調(diào)度程序具有以下功能：

• 高效事務(wù)調(diào)度以優(yōu)化數(shù)據(jù)帶寬和延遲

• 高級(jí)重新訂購引擎，以最大限度地提高內(nèi)存訪問效率，以實(shí)現(xiàn)連續(xù)讀取和寫入以及隨機(jī)讀取和寫入

• 寫入 - 讀取地址碰撞檢測(cè)以避免數(shù)據(jù)損壞

• obeys axi訂購規(guī)則

3DDR內(nèi)存控制器框圖

DDR內(nèi)存控制器的框圖如圖所示，DDR內(nèi)存控制器由仲裁器，具有事務(wù)調(diào)度器的核心組成，以及DDR存儲(chǔ)器信號(hào)的物理排序。

DDR內(nèi)存控制器塊圖

控制器核心和事務(wù)調(diào)度程序包含兩個(gè)32輸入凸輪，以執(zhí)行DDR數(shù)據(jù)服務(wù)重新訂購以最大限度地提高DDR內(nèi)存訪問效率，它還包含一個(gè)逐個(gè)通道，用于低延遲訪問DDR存儲(chǔ)器而不通過凸輪。

PHY處理來自控制器的讀/寫請(qǐng)求，并將它們轉(zhuǎn)換為目標(biāo)DDR內(nèi)存的時(shí)序約束中的特定信號(hào)，來自控制器的信號(hào)由PHY使用，以產(chǎn)生使用PHY連接到PS焊盤的內(nèi)部信號(hào)，焊盤通過PCB信號(hào)跡線直接連接到外部存儲(chǔ)器設(shè)備。

仲裁器仲成四個(gè)AXI端口以訪問DDR內(nèi)核， 仲裁是基于優(yōu)先權(quán)的，并且還通過緊急機(jī)制促進(jìn)優(yōu)先事項(xiàng)。

4DDR內(nèi)存控制器工作原理

SDRAM在一個(gè)時(shí)鐘周期內(nèi)只傳輸一次數(shù)據(jù)，它是在時(shí)鐘的上升期進(jìn)行數(shù)據(jù)傳輸；而DDR內(nèi)存則是一個(gè)時(shí)鐘周期內(nèi)傳輸兩次次數(shù)據(jù)，它能夠在時(shí)鐘的上升期和下降期各傳輸一次數(shù)據(jù)，因此稱為雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。DDR內(nèi)存可以在與SDRAM相同的總線頻率下達(dá)到更高的數(shù)據(jù)傳輸率。