1時鐘簡介

PS 時鐘子系統(tǒng)生成的所有時鐘均來自三個可編程PLL 之一：CPU、DDR 和 I/O，這些 PLL 中的每一個都與 CPU、DDR 和外圍子系統(tǒng)中的時鐘關(guān)聯(lián)。

2框圖

時鐘子系統(tǒng)的主要組件如圖所示。

PS時鐘系統(tǒng)框圖

3時鐘生成

在正常操作期間，PLL 被啟用，由 PS_CLK 時鐘引腳驅(qū)動；在旁路模式下，PS_CLK 引腳上的時鐘信號為各種時鐘發(fā)生器提供源，而不是鎖相環(huán)。

當 PS_POR 復位信號無效時，PLL 旁路引導模式引腳被采樣并在所有三個 PLL 的 PLL 旁路和 PLL 啟用之間進行選擇。

旁路模式運行系統(tǒng)的速度明顯慢于正常模式，但對于低功耗應用和調(diào)試很有用，在啟動過程之后和用戶代碼執(zhí)行時，每個 PLL 的旁路模式和輸出頻率可以由軟件單獨控制。

時鐘生成路徑包括無干擾多路復用器和無干擾時鐘門，以支持動態(tài)時鐘控制。

三個可編程 PLL

所有三個 PLL 的單個外部參考時鐘輸入，如下：

• ARM PLL：推薦用于 CPU 和互連的時鐘源

• DDR PLL：DDR DRAM 控制器和 AXI_HP 接口的推薦時鐘
• I/O PLL：I/O 外設(shè)的推薦時鐘

• 單獨的 PLL 旁路控制和頻率編程

• VCO 的共享帶隙參考電壓電路

時鐘分支

• 六位可編程分頻器

• 大多數(shù)時鐘電路的動態(tài)切換

• PL 的四個時鐘發(fā)生器

復位

時鐘子系統(tǒng)是 PS 的組成部分，只有在整個系統(tǒng)復位時才會復位，發(fā)生這種情況時，所有控制時鐘模塊的寄存器都會返回到它們的復位值。

4系統(tǒng)視圖

下圖從系統(tǒng)角度顯示了時鐘網(wǎng)絡和相關(guān)域

CPU 時鐘的一個版本用于大多數(shù)內(nèi)部時鐘，圖中未顯示 DMAC 和 PL 之間的異步 DMA 外設(shè)請求接口。此外，PL AXI 通道（AXI_HP、AXI_ACP 和 AXI_GP）在 PS 和 PL 之間具有異步接口，發(fā)生時鐘域交叉的同步位于 PS 內(nèi)部。

因此，PL 為 PS 提供接口時鐘，上述每個接口都可以使用 PL 中的唯一時鐘。

5能源管理

時鐘生成子系統(tǒng)有助于時鐘禁用和影響功耗的頻率控制，PLL 功耗與 PLL 輸出頻率直接相關(guān)，使用較低的 PLL 輸出頻率可以降低功耗，如果其中一兩個，也可以降低功率不需要 PLL。

例如，如果所有時鐘發(fā)生器都可以由 DDR PLL 驅(qū)動，則可以禁用 ARM 和 I/O PLL 以降低功耗，DDR PLL 是唯一的可以驅(qū)動所有時鐘發(fā)生器的單元。

每個時鐘在不使用時可以單獨禁用，在某些情況下，個別子系統(tǒng)包含額外的時鐘禁用和其他功耗降低功能。

中央互連時鐘禁用

可以通過將TOPSW_CLK_CTRL [0]位設(shè)置為 1 來停止中央互連（CPU_2x 和 CPU_1x）的 CPU 時鐘。設(shè)置該位后，時鐘控制器等待 L2 緩存和 SCU 的 AXI 接口變?yōu)榭臻e和來自 PL 的 FPGAIDLEN 信號在關(guān)閉中央互連的時鐘之前斷言。

對于其他接口，系統(tǒng)軟件必須確保接口處于空閑狀態(tài)，然后才能禁用互連時鐘，一旦 PS 檢測到 L2 緩存或 SCU 上的流量，或者 FPGAIDLEN 被取消斷言，時鐘將重新啟用