1時(shí)鐘簡(jiǎn)介

PS 時(shí)鐘子系統(tǒng)生成的所有時(shí)鐘均來自三個(gè)可編程PLL 之一：CPU、DDR 和 I/O，這些 PLL 中的每一個(gè)都與 CPU、DDR 和外圍子系統(tǒng)中的時(shí)鐘關(guān)聯(lián)。

2框圖

時(shí)鐘子系統(tǒng)的主要組件如圖所示。

PS時(shí)鐘系統(tǒng)框圖

3時(shí)鐘生成

在正常操作期間，PLL 被啟用，由 PS_CLK 時(shí)鐘引腳驅(qū)動(dòng)；在旁路模式下，PS_CLK 引腳上的時(shí)鐘信號(hào)為各種時(shí)鐘發(fā)生器提供源，而不是鎖相環(huán)。

當(dāng) PS_POR 復(fù)位信號(hào)無效時(shí)，PLL 旁路引導(dǎo)模式引腳被采樣并在所有三個(gè) PLL 的 PLL 旁路和 PLL 啟用之間進(jìn)行選擇。

旁路模式運(yùn)行系統(tǒng)的速度明顯慢于正常模式，但對(duì)于低功耗應(yīng)用和調(diào)試很有用，在啟動(dòng)過程之后和用戶代碼執(zhí)行時(shí)，每個(gè) PLL 的旁路模式和輸出頻率可以由軟件單獨(dú)控制。

時(shí)鐘生成路徑包括無干擾多路復(fù)用器和無干擾時(shí)鐘門，以支持動(dòng)態(tài)時(shí)鐘控制。

三個(gè)可編程 PLL

所有三個(gè) PLL 的單個(gè)外部參考時(shí)鐘輸入，如下：

• ARM PLL：推薦用于 CPU 和互連的時(shí)鐘源

• DDR PLL：DDR DRAM 控制器和 AXI_HP 接口的推薦時(shí)鐘
• I/O PLL：I/O 外設(shè)的推薦時(shí)鐘

• 單獨(dú)的 PLL 旁路控制和頻率編程

• VCO 的共享帶隙參考電壓電路

時(shí)鐘分支

• 六位可編程分頻器

• 大多數(shù)時(shí)鐘電路的動(dòng)態(tài)切換

• PL 的四個(gè)時(shí)鐘發(fā)生器

復(fù)位

時(shí)鐘子系統(tǒng)是 PS 的組成部分，只有在整個(gè)系統(tǒng)復(fù)位時(shí)才會(huì)復(fù)位，發(fā)生這種情況時(shí)，所有控制時(shí)鐘模塊的寄存器都會(huì)返回到它們的復(fù)位值。

4系統(tǒng)視圖

下圖從系統(tǒng)角度顯示了時(shí)鐘網(wǎng)絡(luò)和相關(guān)域

CPU 時(shí)鐘的一個(gè)版本用于大多數(shù)內(nèi)部時(shí)鐘，圖中未顯示 DMAC 和 PL 之間的異步 DMA 外設(shè)請(qǐng)求接口。此外，PL AXI 通道（AXI_HP、AXI_ACP 和 AXI_GP）在 PS 和 PL 之間具有異步接口，發(fā)生時(shí)鐘域交叉的同步位于 PS 內(nèi)部。

因此，PL 為 PS 提供接口時(shí)鐘，上述每個(gè)接口都可以使用 PL 中的唯一時(shí)鐘。

5能源管理

時(shí)鐘生成子系統(tǒng)有助于時(shí)鐘禁用和影響功耗的頻率控制，PLL 功耗與 PLL 輸出頻率直接相關(guān)，使用較低的 PLL 輸出頻率可以降低功耗，如果其中一兩個(gè)，也可以降低功率不需要 PLL。

例如，如果所有時(shí)鐘發(fā)生器都可以由 DDR PLL 驅(qū)動(dòng)，則可以禁用 ARM 和 I/O PLL 以降低功耗，DDR PLL 是唯一的可以驅(qū)動(dòng)所有時(shí)鐘發(fā)生器的單元。

每個(gè)時(shí)鐘在不使用時(shí)可以單獨(dú)禁用，在某些情況下，個(gè)別子系統(tǒng)包含額外的時(shí)鐘禁用和其他功耗降低功能。

中央互連時(shí)鐘禁用

可以通過將TOPSW_CLK_CTRL [0]位設(shè)置為 1 來停止中央互連（CPU_2x 和 CPU_1x）的 CPU 時(shí)鐘。設(shè)置該位后，時(shí)鐘控制器等待 L2 緩存和 SCU 的 AXI 接口變?yōu)榭臻e和來自 PL 的 FPGAIDLEN 信號(hào)在關(guān)閉中央互連的時(shí)鐘之前斷言。

對(duì)于其他接口，系統(tǒng)軟件必須確保接口處于空閑狀態(tài)，然后才能禁用互連時(shí)鐘，一旦 PS 檢測(cè)到 L2 緩存或 SCU 上的流量，或者 FPGAIDLEN 被取消斷言，時(shí)鐘將重新啟用