XADC介紹

Xilinx 模擬混合信號模塊，稱為 XADC，是一個硬宏。它具有 JTAG 和 DRP 接口，用于訪問 7 系列 FPGA 中的 XADC 狀態(tài)和控制寄存器。

Zynq-7000 SoC 器件添加了第三個接口，即 PS-XADC 接口，用于 PS 軟件控制 XADC。

Zynq-7000 SoC 器件將靈活的模數(shù)轉(zhuǎn)換器與可編程邏輯相結(jié)合，可滿足廣泛的模擬數(shù)據(jù)采集和監(jiān)控要求， XADC 是更大的模擬混合信號 (AMS) 主題的一部分，該主題是模擬和數(shù)字電路的組合。

XADC到底是個啥

XADC 有兩個 12 位每秒 1 兆次采樣 (MSPS) ADC，帶有單獨的跟蹤和保持放大器、一個模擬多路復(fù)用器（最多 17 個外部模擬輸入通道）以及片上熱傳感器和片上電壓傳感器。

兩個 ADC 可以配置為同時采樣兩個外部輸入模擬通道，跟蹤和保持放大器支持一系列模擬輸入信號類型，包括單極、雙極和差分。

模擬輸入可以支持 500 KHz 的信號帶寬，采樣率為 1 MSPS，外部模擬多路復(fù)用器可用于增加支持的外部通道數(shù)量，而無需增加封裝引腳的成本。

XADC 可選擇使用片上參考電路，從而無需外部有源元件即可對溫度和電源軌進行基本片上監(jiān)控。為實現(xiàn) ADC 的完整 12 位性能，建議使用外部 1.25V 參考 IC。

最近的測量結(jié)果（連同最大和最小讀數(shù)）存儲在專用寄存器中。用戶定義的警報閾值可以自動指示過熱事件和不可接受的電源變化。用戶指定的限制（例如 100°C）可用于啟動軟件控制的系統(tǒng)斷電。

控制接口

PS 中運行的軟件可以通過以下兩種方式之一與 XADC 通信：

• PS-XADC 接口：PS 互連上的 32 位 APB 從接口，采用 FIFO 處理和序列化。

• PS 到 PL AXI 主設(shè)備也可用于通過 AXI XADC 核心邏輯控制 XADC。

開發(fā)工具可以連接到 PL-JTAG 引腳并控制 SoC 的許多部分，包括 XADC，PL-JTAG 接口和內(nèi)部 PS-XADC 接口不能同時使用。這些接口之間的選擇由devcfg.XADCIF_CFG[ENABLE]位控制。但是，XADC 仲裁所選接口（PL-JTAG 或 PS-XADC）和 DRP 接口之間。

系統(tǒng)注意事項

對于由 PS 管理的高性能 ADC 應(yīng)用，使用連接到 M_AXI_GP 接口的 IP 內(nèi)核邏輯，這是一個并行數(shù)據(jù)路徑。

當(dāng)使用 PS-XADC 接口時，F(xiàn)IFO 用于命令和讀取數(shù)據(jù)，以允許軟件快速排隊命令而無需等待序列化，但在后端，數(shù)據(jù)被序列化到 XADC，很像 PL-JTAG界面。這是串行數(shù)據(jù)路徑，速度要慢得多。

特征

模數(shù)轉(zhuǎn)換器

• 雙 12 位 1 MSPS 模數(shù)轉(zhuǎn)換器 (ADC)
• 多達 17 個靈活且用戶可配置的模擬輸入
• 片上或外部參考選項
• 片上溫度和電源傳感器
• JTAG 訪問 ADC 測量

PS-XADC 接口

• 讀取和寫入 XADC 寄存器
• 與 XADC 之間的串行數(shù)據(jù)傳輸
• 緩沖讀寫數(shù)據(jù)操作
• 15 字 x 32 位命令 FIFO
• 15 字 x 32 位
• 讀取數(shù)據(jù) FIFO
• 可編程 FIFO 級中斷
• 可編程報警中斷
• 配置的接口操作（使用 devcfg 寄存器）
• 當(dāng)使用 PS-XADC 接口時，PL-JTAG 接口被禁用

DRP 并行接口

• 最高接口帶寬
• 16 位樣本數(shù)據(jù)

PL-JTAG接口

• 當(dāng) PL 未編程但已上電時訪問 XADC
• 使用 JTAG TAP 控制器訪問 XADC 寄存器
• 允許 JTAG 訪問所有 XADC 寄存器，包括 ADC 測量