接線連接

I/O 信號(hào)可通過 MIO 引腳獲得， Quad-SPI 控制器在共享或單獨(dú)的總線配置中最多支持兩個(gè) SPI 閃存， 控制器支持以多種配置運(yùn)行：

• Quad-SPI 單 SS、4 位 I/O

• Quad-SPI 雙 SS、8 位并行 I/O

• Quad-SPI 雙 SS、4 位堆疊 I/O

• Quad-SPI 單 SS，傳統(tǒng) I/O

注意：如果要使用 QSPI 存儲(chǔ)器子系統(tǒng)，則 QSPI 0 應(yīng)始終存在。QSPI 1 是可選的，僅在兩內(nèi)存排列時(shí)才需要。因此，不能單獨(dú)使用 QSPI_1

單 SS，4 位 I/O

連接到控制器配置的 4 位閃存接口的框圖如下所示，此配置支持就地執(zhí)行功能。

Quad-SPI Single SS 4-bit I/O

雙 SS，8 位并行

控制器最多支持兩個(gè)并行運(yùn)行的 SPI 閃存，如圖所示，此配置將最大可尋址 SPI 閃存從 16 MB（24 位尋址）增加到 32 MB（25 位尋址），此配置不支持就地執(zhí)行功能。

Quad-SPI Dual SS, 8-bit Parallel I/O

對(duì)于 8 位并行配置，數(shù)據(jù)字的偶數(shù)位位于低位存儲(chǔ)器中，而數(shù)據(jù)的奇數(shù)位位于高位存儲(chǔ)器中?？刂破髫?fù)責(zé) I/O 和線性模式下的數(shù)據(jù)管理。Quad-SPI 控制器在將狀態(tài)數(shù)據(jù)寫入 RXFIFO 之前從兩個(gè) Quad-SPI 設(shè)備和 OR（或操作）讀取兩個(gè)設(shè)備的狀態(tài)信息。

雙 SS、4 位堆疊 I/O

為了減少 I/O 引腳數(shù)，控制器還在共享總線配置中支持最多兩個(gè) SPI 閃存，如下圖所示。

Quad-SPI Dual SS 4-bit Stacked I/O

此配置將最大可尋址 SPI 閃存從 16 MB（24 位尋址）增加到 32 MB（25 位尋址），但吞吐量與單內(nèi)存模式相同，請(qǐng)注意，在此配置中，不支持設(shè)備級(jí) XIP 模式（讀取 0xBB 和 0xEB 指令代碼）。

如果使用線性 Quad-SPI 存儲(chǔ)器子系統(tǒng)，則應(yīng)始終連接下層 SPI 閃存，上層閃存是可選的， 總地址空間為 32 MB，具有 25 位地址。

在 IO 模式下，地址的 MSB 由位于寄存器 0xA0 的第 28 位的 U_PAGE 定義。

在線性地址模式下，AXI 地址位 24 決定內(nèi)存頁(yè)的高位或低位，所有命令都將由 U_PAGE 在 I/O 模式和地址位 24 中選擇的設(shè)備執(zhí)行線性模式。

單 SS，傳統(tǒng) I/O

Quad-SPI 控制器可以在傳統(tǒng)的單比特串行接口模式下運(yùn)行，用于 1x、2x 和 4x I/O 模式，如圖所示。

Quad-SPI Single SS, Legacy I/O