ASIC設(shè)計(jì)流程

一、確定項(xiàng)目需求

1. 確定芯片的具體指標(biāo)：

• 物理實(shí)現(xiàn)

  制作工藝（代工廠及工藝尺寸）；

  裸片面積（DIE大小，DIE由功耗、成本、數(shù)字/模擬面積共同影響）；

  封裝（封裝越大，散熱越好，成本越高）。

• 性能指標(biāo)：

  速度（時(shí)鐘頻率）；

  功耗。

• 功能指標(biāo)：

  功能描述

  接口定義

2. 系統(tǒng)級(jí)設(shè)計(jì)：

用系統(tǒng)建模語言（高級(jí)語言 如matlab，c等）對(duì)各個(gè)模塊描述，為了對(duì)方案的可行性進(jìn)行驗(yàn)證。

二、前端流程

1. RTL 寄存器傳輸級(jí)設(shè)計(jì)

利用硬件描述語言，如verilog對(duì)電路以寄存器之間的傳輸為基礎(chǔ)進(jìn)行描述。

2. 功能驗(yàn)證（動(dòng)態(tài)驗(yàn)證）：

對(duì)設(shè)計(jì)的功能進(jìn)行仿真驗(yàn)證，需要激勵(lì)驅(qū)動(dòng)，是動(dòng)態(tài)仿真。仿真驗(yàn)證工具M(jìn)entor公司的 Modelsim， Synopsys的VCS，還有Cadence的NC-Verilog均可以對(duì)RTL級(jí)的代碼進(jìn)行設(shè)計(jì)驗(yàn)證，該部分稱為前仿真，接下來邏輯部分綜合之后再一次進(jìn)行的仿真可稱為后仿真。

3. 邏輯綜合（Design Compile）：

需要指定特定的綜合庫，添加約束文件；邏輯綜合得到門級(jí)網(wǎng)表（Netlist）。

4. 形式驗(yàn)證（靜態(tài)驗(yàn)證）：

功能上進(jìn)行驗(yàn)證，綜合后的網(wǎng)表進(jìn)行驗(yàn)證。常用的就是等價(jià)性檢查方法，以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對(duì)比綜合后的網(wǎng)表功能，他們是否在功能上存在等價(jià)性。這樣做是為了保證在邏輯綜合過程中沒有改變?cè)菻DL描述的電路功能。做等價(jià)性檢查用到Synopsys的Formality工具。

5. STA靜態(tài)時(shí)序分析：

在時(shí)序上進(jìn)行分析，用到Synopsys的PT（Prime Time）工具，一般用在后端設(shè)計(jì)中，由版圖生成網(wǎng)表進(jìn)行STA更準(zhǔn)確一些；

STA滿足時(shí)序約束，得到最終的Netlist。

6. DFT（design for test）可測(cè)性設(shè)計(jì)：

為了在芯片生產(chǎn)之后，測(cè)試芯片的良率，看制作有無缺陷，一般是在電路中插入掃描連（scan chain）；

DFT是在得到Netlist之后，布局布線（Place and Route）之前進(jìn)行設(shè)計(jì)。

三、后端流程

1. 布局布線（Place and Route）：

包括時(shí)鐘樹插入（布局時(shí)鐘線），布局布線用到Synopsys的IC Compiler（ICC）工具。

在布線（普通信號(hào)線）之前先布局時(shí)鐘線，即時(shí)鐘樹綜合CTS（Clock Tree Synthesis），用到Synopsys的Physical Compiler工具。

2. 寄生參數(shù)提?。‥xtrat RC）：

提取延遲信息

3. 靜態(tài)時(shí)序分析（STA）：

加入了布局布線延遲，更真實(shí)的時(shí)序分析

4. 版圖物理驗(yàn)證：

DRC（設(shè)計(jì)規(guī)則檢查）、LVS（版圖一致性檢查）

工具：

Mentor：Calibre

Synopsys：Hercules

Cadence：Diva/dracula

5. 生成GDSII文件，Tap_off 流片

（注：整個(gè)IC設(shè)計(jì)流程都是一個(gè)迭代的過程，每一步如果不能滿足要求，都要重復(fù)之前的過程，直至滿足要求為止，才能進(jìn)行下一步。）

IC設(shè)計(jì)流程相關(guān)名詞梳理（含各流程EDA工具梳理）