verilog 整數(shù)四則運(yùn)算的位寬考量
時間:2025-11-09 22:40:17
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使用補(bǔ)碼時,加減法可以統(tǒng)一,因而對加減不加區(qū)分,對有無符號也不加以區(qū)分。為了不丟失進(jìn)位,M位+N位時,設(shè)M>=N,則結(jié)果需要M+1位儲存結(jié)果
圖源:Xilinx FPGA數(shù)字信號處理設(shè)計:基礎(chǔ)版 (杜勇),下同
當(dāng)多個數(shù)據(jù)累加時,顯然多一位存儲結(jié)果,結(jié)果能夠表示2倍(無符號數(shù));當(dāng)擁有3-4個操作數(shù)時,結(jié)果的最大值為4倍的單個操作數(shù)表示的最大值,因而增加2bit即可;類似的5-8個操作數(shù),最大為8倍,因而增加3bit即可
上面的計算過程若按照6bit運(yùn)算過程如下,結(jié)果是一致的
對于無符號數(shù),N位*M位將得到N+M位的結(jié)果??梢灾庇^的證明,如下圖移位相加,N*M將移位(M-1)次,從而至少有(N+M-1)位,若加法出現(xiàn)進(jìn)位,還需要額外1bit,共(N+M)位
3、除法
除法更為簡單,M/N,對于整數(shù)而言,N的絕對值大于等于1,因而商最大和M一樣,只需要M位就行
4、more當(dāng)結(jié)果位寬不夠,會進(jìn)行截斷,帶來丟失精度的計算結(jié)果





