將圖像處理的算法轉(zhuǎn)換為FPGA系統(tǒng)設(shè)計(jì)的過程稱為算法映射。映射過程中首目標(biāo)便是確定系統(tǒng)設(shè)計(jì)的結(jié)構(gòu)，在圖像處理中常用的兩中系統(tǒng)設(shè)計(jì)結(jié)構(gòu)：流水線結(jié)構(gòu)；并行陣列結(jié)構(gòu)。

流水線設(shè)計(jì)基本概念

流水線處理源自現(xiàn)代工業(yè)生產(chǎn)裝配線上的流水作業(yè)，是指將待處理的任務(wù)分解為相對獨(dú)立的、可以順序執(zhí)行的而又相互關(guān)聯(lián)的一個個子任務(wù)。流水線處理是高速設(shè)計(jì)中的一個常用設(shè)計(jì)手段，如果某個設(shè)計(jì)的處理流程分為若干步驟，并且整個數(shù)據(jù)處理是“單流向”的，即沒有反饋或者迭代運(yùn)算，前一個步驟的輸出是下一個步驟的輸入，那么可以考慮采用流水線設(shè)計(jì)方法來提高系統(tǒng)頻率。流水線設(shè)計(jì)結(jié)構(gòu)如圖所示。

其基本結(jié)構(gòu)是將適當(dāng)劃分的n個操作步驟單流向串聯(lián)起來。流水線操作的最大特點(diǎn)是數(shù)據(jù)流在各個步驟的處理從時間上看是連續(xù)的順序操作，與此同時各個步驟又是同時并行的在運(yùn)作。

在處理器架構(gòu)上，一個單核處理器只能一次處理一個任務(wù)，是順序的執(zhí)行，如要實(shí)現(xiàn)并行操作需要多個處理器來執(zhí)行。

FPGA中典型的流水線設(shè)計(jì)

流水線處理采用面積換取速度的思想，可以大大提高電路的工作頻率，尤其對于圖像處理任務(wù)中的二維卷積運(yùn)算、FIR及FFT濾波器等，采用流水線設(shè)計(jì)可以保證一個時鐘輸出一個像素，相對于全并行處理電路占用資源又不會太多。對于大部分的圖像處理任務(wù)而言，處理過程基本上也是一個“串行”的處理思路。因此，流水線設(shè)計(jì)無疑是最好的設(shè)計(jì)方式。如下圖所示是一個典型的圖像處理任務(wù)流程圖與圖像處理中的典型流水線結(jié)構(gòu)。

本處理任務(wù)也是一個典型的圖像處理任務(wù)。首先，我們從CCD或CMOS傳感器得到需要處理的視頻流輸入Video Input，并通過視頻捕獲模塊Video Capture將輸入視頻同步為本地視頻流。這些視頻流“無等待”地流入下一個處理單元Chroma Resample進(jìn)行色度重采樣和空間變換，經(jīng)過預(yù)處理Pre Filter和指定的處理算法Image Process后(例如預(yù)濾波、分割、目標(biāo)識別、Alpha混合等)，轉(zhuǎn)換為視頻流輸出Video Output。

在這個過程中，輸入視頻流和輸出視頻流是連續(xù)的，流水線結(jié)構(gòu)也保留了這種可能性。每一個處理單元獨(dú)立為一塊單獨(dú)的電路，與其它處理單元同時運(yùn)行，提高了速度也降低了設(shè)計(jì)的復(fù)雜度。

并行陣列

在并行陣列型電路中，多組并行排列的子電路同時接收整體數(shù)據(jù)的多個部分進(jìn)行并行計(jì)算。并行陣列型電路中的子電路本身可以是簡單的組合電路，也可以是復(fù)雜的時序電路例如上面提到的流水線型電路。如果受邏輯資源限制，無法同時處理全部數(shù)據(jù)，那么也可以依次處理部分?jǐn)?shù)據(jù)直到完成全部數(shù)據(jù)的處理，如圖所示。

和流水線共享電路的思路不同，并行陣列電路對于每個處理數(shù)據(jù)都生成一個處理電路，這無疑更大地提高了電路的處理速度，但是也帶來了更大的資源消耗，是用面積換取速度原則的又一體現(xiàn)。如果系統(tǒng)設(shè)計(jì)對資源消耗相對不敏感，但是又需要較快的處理速度時，那么我們會選擇并行結(jié)構(gòu)來完成。

并行陣列的一個典型應(yīng)用是多通道像素同時進(jìn)行處理，對一個串行輸入的RGB通道或是YCbCr通道的視頻流，首先做一個串并轉(zhuǎn)換，接著復(fù)制處理邏輯對三個通道同時做處理。這樣理論上可以得到3倍的速度提升。