一.依據模擬環(huán)設計數字環(huán)

根據信號與系統(tǒng)的分析理論，一個系統(tǒng)完全由系統(tǒng)函數來確定，因此我們可從系統(tǒng)函數的角度出發(fā)，找到模擬電路與數字電路的轉換關系，最終根據環(huán)路濾波器的數字域系統(tǒng)函數進行數字化設計。

1.1從模擬到數字——雙線性變換

連續(xù)時間系統(tǒng)H(s)的極點有兩種情況：單重節(jié)點和多重節(jié)點。但是一個多重節(jié)點環(huán)節(jié)可以看成由多個單重極點環(huán)節(jié)級聯構成。例如，對二重極點的系統(tǒng)，有

H ( s ) = A ( s ? p ) 2 = A s ? p A s ? p H(s)=\frac{A}{(s-p)^2}=\frac{\sqrt{A}}{s-p}\frac{\sqrt{A}}{s-p} H(s)=(s?p)2A=s?pAs?pA

因此，可以將一階環(huán)節(jié)

A s ? p = K a s ? p \frac{\sqrt{A}}{s-p}=\frac{K_a}{s-p} s?pA=s?pKa

看成構成 H ( s ) H(s) H(s)的最基本環(huán)節(jié)，其中， K a K_a Ka為基本環(huán)節(jié)的增益。它對應于一階微分方程

d y ( t ) d t ? p y ( t ) = K a x ( t ) \frac{dy(t)}{dt}-py(t)=K_ax(t) dtdy(t)?py(t)=Kax(t)

其系統(tǒng)結構如圖1所示。對該系統(tǒng)離散化，主要是對系統(tǒng)中的積分運算離散化。

圖 1 圖1 圖1

一次積分運算可以用梯形作數值計算，即

將上式第二行的積分用梯形法近似，則有

該式為一次積分運算離散化后的數值計算公式，其中的T為采樣間隔。將自變量中的符號 T T T隱去，可寫成差分方程的習慣表示形式

y ( n ) = y ( n ? 1 ) + T 2 [ x ( n ? 1 ) + x ( n ) ] y(n)=y(n-1)+\frac{T}{2}[x(n-1)+x(n)] y(n)=y(n?1)+2T[x(n?1)+x(n)]

兩邊取單邊 z z z變換，并考慮到當 y ( n ) = 0 ， n ＜ 0 y(n)=0，n＜0 y(n)=0，n＜0有

Y ( z ) = z ? 1 + T 2 [ z ? 1 X ( z ) + X ( z ) ] Y(z)=z^{-1}+\frac{T}{2}[z^{-1}X(z)+X(z)] Y(z)=z?1+2T[z?1X(z)+X(z)]

對上式進行整理，得到一階環(huán)節(jié)的離散系統(tǒng)函數

H 1 ( z ) = Y ( z ) X ( z ) = T 2 1 + z ? 1 1 ? z ? 1 H_1(z)=\frac {Y(z)}{X(z)}=\frac{T}{2}\frac{1+z^{-1}}{1-z^{-1}} H1(z)=X(z)Y(z)=2T1?z?11+z?1

也就是說，一次積分單元離散后，是上式描述的離散系統(tǒng)。
對連續(xù)一階系統(tǒng)離散化后，可以得到其系統(tǒng)結構如下圖所示

根據上圖，可求得離散的系統(tǒng)函數為

H i ( z ) = K a H 1 ( z ) 1 ? p H 1 ( z ) H_i(z)=\frac{K_a H_1(z)}{1-pH_1(z)} Hi(z)=1?pH1(z)KaH1(z)

將此式與連續(xù)的一階環(huán)路做對比，得出連續(xù)時間系統(tǒng)和離散時間系統(tǒng)之間的轉換公式

1.2 環(huán)路濾波器的數字化

有了系統(tǒng)函數轉換表達式，即可獲得各種模擬環(huán)路濾波器所對應的數字化系統(tǒng)函數表達式，進而獲取其數字化實現結構。
對于有源比例環(huán)路積分濾波器（理想積分濾波器）來講，其數字化系統(tǒng)函數為

F ( z ) = 1 + s τ 2 s τ 1 = 2 τ 2 + T 2 τ 1 + T τ 1 z ? 1 1 ? z ? 1 F(z)=\frac{1+s\tau_2}{s\tau_1}=\frac{2\tau_2+T}{2\tau_1}+\frac{T}{\tau_1}\frac{z^{-1}}{1-z^{-1}} F(z)=sτ11+sτ2=2τ12τ2+T+τ1T1?z?1z?1

由于在二階鎖相環(huán)路中，理想二階環(huán)路具有共他兩種環(huán)路無法比擬的優(yōu)異性能，因此接下來主要討論這種環(huán)路濾波器及其構成的鎖相環(huán)路。
對于上式，令

則上式變換為

其對應的系統(tǒng)結構可用下圖來表示

1.3 理想二階環(huán)的參數設計

各項參數如下：

• 軟件：Quartus prime 18.0

• FPGA系統(tǒng)工作時鐘速率=系統(tǒng)采樣頻率 f s f_s fs= 8 k H z 8 kHz 8kHz

• 數字震蕩器固有頻率 f o = 400 H z f_o=400Hz fo=400Hz

• 輸入為10bit二進制補碼數據

• 輸出為10bit二進制補碼數據

• 鑒相乘法器輸出位寬：19比特

• 鑒相濾波器系數位寬：8比特

• 鑒相濾波器輸出數據位寬：30比特

• 環(huán)路增益K=34 Hz

• NCO頻率字位寬：30比特

• NCO相位字位寬：35比特

為便于比較，我們仍根據一階環(huán)實例要求進行設計。根據前面的分析，理想二階環(huán)的FPGA實現過程，不過是在一階環(huán)的基礎上增加一個環(huán)路濾波器功能模塊而已。
\quad\quad 根據前面的推導，求取環(huán)路濾波器系數C1、C2的值，需要獲取采樣周期 T T T，以及濾波器時間常數 τ 1 τ_1 τ1、 τ 2 τ_2 τ2的值。由于系統(tǒng)采樣頻率 f s = 8000 H z f_s=8000Hz fs=8000Hz， T = 1 / f s = 1 / 8000 T=1/f_s=1/8000 T=1/fs=1/8000s。需要注意的是， τ 1 τ_1 τ1、 τ 2 τ_2 τ2是典型的模擬環(huán)路濾波器參數，這也是為什么我們將目前的方法稱為依據模擬環(huán)設計數字環(huán)的原因。

如何計算 τ 1 τ_1 τ1、 τ 2 τ_2 τ2？根據第前面關于環(huán)路濾波器的討論，從環(huán)路相位裕度參數出發(fā)設計這兩個參數，而相位裕度與阻尼系數ξ直接相關。根據圖6-38的仿真結論，一般取阻尼系數ξ=0.7。對于理想二階環(huán)來講

ω n = K τ 1 ω_n=\sqrt{\frac{K}{\tau_1}} ωn=τ1Kξ = τ 2 2 K τ 1 ξ=\frac{\tau_2}{2}\sqrt{\frac{K}{\tau_1}} ξ=2τ2τ1K

注意，在上式中， K K K的單位為 r a d / s rad/s rad/s， ω n ω_n ωn的單位為 r a d / s rad/s rad/s?，F在，我們已經獲取了環(huán)路增益參數（ K = 34 H z = 213.6283 r a d / s K=34 Hz=213.6283 rad/s K=34Hz=213.6283rad/s）、阻尼系數（ ξ = 0.7 ξ=0.7 ξ=0.7），還需要獲取一個參數，比如 τ 1 、 τ 2 τ_1、τ_2 τ1、τ2之間的關系，才能計算出最終的時間常數值，進而計算出 C 1 、 C 2 C1、C2 C1、C2的值。
\quad\quad 根據模擬環(huán)路的性能分析，環(huán)路濾波器 3 d B 3dB 3dB截止帶寬的大小直接影響到 V C O VCO VCO輸出的信號質量，要計算出 τ 1 、 τ 2 τ_1、τ_2 τ1、τ2之間的關系，需要首先確定環(huán)路濾波器3dB截止帶寬的 f c f_c fc大小。根據前面的分析，取 f c = 10 H z f_c=10 Hz fc=10Hz（注意，公式中的截止頻率單位為Hz），則有

10 = 2 2 τ 1 2 ? 2 τ 2 2 10=\sqrt{\frac{2}{{2}{\tau_1^2-2\tau_2^2}}} 10=2τ12?2τ222

結合前面的公式，帶入 K , ξ K,ξ K,ξ的值，得到 τ 1 , τ 2 \tau_1,\tau_2 τ1,τ2的值，再根據 τ 1 、 τ 2 τ_1、τ_2 τ1、τ2的值，分別計算環(huán)路濾波器系數C1，C2。

1.4 理想二階環(huán)的 V e r i l o g H D L Verilog HDL VerilogHDL設計

這里只介紹二階環(huán)的環(huán)路濾波器的 v e r l i o g verliog verliog 設計，由前面推導得到的二階鎖相環(huán)的Z域公式，將Z域公式轉換到時域中，才能轉換為我們可以用的形式。

F ( z ) = Y ( z ) X ( z ) = C 1 + C 2 z ? 1 1 ? z ? 1 F(z)=\frac{Y(z)}{X(z)}=C_1+\frac{C_2 z^{-1}}{1-z^{-1}} F(z)=X(z)Y(z)=C1+1?z?1C2z?1

令

C 2 z ? 1 1 ? z ? 1 X ( z ) = D ( z ) \frac{C_2 z^{-1}}{1-z^{-1}}X(z)=D(z) 1?z?1C2z?1X(z)=D(z)

由 z z z變換的性質，上式的時域表達式為：

C 2 x ( n ) + d ( n ) = d ( n + 1 ) C_2x(n)+d(n)=d(n+1) C2x(n)+d(n)=d(n+1)

結合整個 Z Z Z域表達式,可得出其最終的時域表達式為：

y ( n ) = C 1 x ( n ) + d ( n ) y(n)=C_1x(n)+d(n) y(n)=C1x(n)+d(n)

具體實現代碼如下：

/*  MODULE DECLARATION  */ module LoopFilter( rst, clk, pd, frequency_df );     /*  FUNCTION DECLARATION  */   /*  LOCAL PARAMETER  */   /*  PORT DECLARATION  */ input rst; //復位信號，高電平有效 input clk; //FPGA系統(tǒng)時鐘：8 kHz inputsigned [29:0]  pd; // 輸入數據：8 kHz，數據源來自fir濾波器的輸出 outputsigned [29:0]  frequency_df; // 環(huán)路濾波器輸出數據    /*  REG & WIRE DECLARATION  */ regsigned[29:0]sum_d; wiresigned[29:0]pd_c2,pd_c1,sum;   /ACHIEVEMENT  assign pd_c1={{1{pd[29]}},pd[29:1]};//C1 assign pd_c2={{9{pd[29]}},pd[29:9]};//C2   always @(posedge clk orposedge rst)  if (rst)  sum_d <= 0; else  sum_d <= sum;  assign sum = pd_c2 + sum_d; assign frequency_df = sum_d + pd_c1;  endmodule 

這里需要說明的是，為了簡化運算，C1和C2以移位代替了乘法，所以數值采用了近似的方法。

再結合一階環(huán)中的其他代碼，就可以得到完整的二階環(huán) v e r l i o g verliog verliog代碼。

二.二階環(huán)路濾波器仿真相關結論

經過對二階環(huán)的仿真，我們得出了下面的結論：

• 理想二階環(huán)路增益直接影響環(huán)路的鎖定性能，當環(huán)路參數設定后，環(huán)路的最大增益就確定了，當增益超過這個值時，環(huán)路不能鎖定。

• 環(huán)路能夠正常鎖定的情況下，增益越大，鎖定時間越大，鎖定速度越快。

• 理想二階環(huán)路的捕獲帶寬在工程設計中是有限的。

• 僅改變環(huán)路增益，對捕獲帶寬的影響不大。