書接上文（點(diǎn)擊查看前文：淺談芯片低功耗的設(shè)計(jì)實(shí)現(xiàn)（上）），在低功耗的道路上，看看還有什么大招可以用

• Vt cell的應(yīng)用

從上一篇文章可以看到，不同Vt下的cell特性是不同的，現(xiàn)在的工藝都會(huì)提供不同傾向的Vt庫，見下表

可以看到，合理使用不同的Vt cell可以滿足不同PPA的需求，在使用過程中，應(yīng)該優(yōu)先使用SVT的cell，而后是LVT，最后萬不得已的時(shí)候再使用ULVT（ULVT的leakage可不是一般的大啊，一般會(huì)達(dá)到SVT的四到五倍的量級(jí)）
工具可以完美支持mix-Vt的設(shè)計(jì)。工具的策略是，在功耗優(yōu)化的過程中，根據(jù)用戶設(shè)定的Vt等價(jià)置換規(guī)則，在不影響timing的情況下，選擇leakage小的cell，這樣在兼顧性能的時(shí)候可以滿足power的需求。
由于，后端實(shí)現(xiàn)的時(shí)候，通常由三個(gè)階段需要用到這個(gè)技術(shù)手段，這里給出一個(gè)通常的應(yīng)用場(chǎng)景供大家參考

秘籍：一定要做最后一步，效果會(huì)非常顯著，可以有效地提高leakage power。

• 版圖優(yōu)化

在版圖實(shí)現(xiàn)當(dāng)中，后端實(shí)現(xiàn)的工具是非常靈活的，低功耗的設(shè)計(jì)當(dāng)中，經(jīng)常會(huì)使用到power-domain和voltage-area這些技術(shù)來優(yōu)化power，簡(jiǎn)單的講，通過UPF，在設(shè)計(jì)里邊定義一些switch-off power和always domain，在某些功能不使用的時(shí)候，就把SW domain關(guān)掉，這個(gè)時(shí)候，SW里的power-gating cell的輸出會(huì)呈現(xiàn)出一個(gè)無線接近電源（footer power-gating）或者地（header power-gating）的狀態(tài)，從而理論上確保了SW domain的leakage是零（但是，這是指理論的，由于power gating cell本身會(huì)有漏電的問題，所以零的漏電只是理論上的）。
這里可以引申出一系列的思路，版圖工程師可以盡可能的讓更多的cell放到SW domain，從而在實(shí)際使用的情境下，可以拿到更好的功耗。看一下這個(gè)例子：

一條路徑，從SW1出發(fā)到達(dá)SW2，中間一共有四級(jí)，其中SW里邊有一個(gè)buffer和一個(gè)isolation，AO里邊，有兩個(gè)buffer ，從power上講，在SW1和SW2同時(shí)關(guān)斷的時(shí)候，這兩個(gè)AO的buffer，不會(huì)有任何的動(dòng)態(tài)功耗（dynamic power），這是因?yàn)镾W1的isolation的輸出已經(jīng)被鉗位（clamp）到無效態(tài)（一個(gè)常值），但是這兩個(gè)buffer的leakage power是不能省略的，所以下圖的floorplan，從power優(yōu)化上來講一定是個(gè)更好的選擇

可以看到，中間的級(jí)數(shù)沒有發(fā)生改變，但是之前的buffer1和buffer2，都已經(jīng)被放置到了SW domain了，這樣，在SW關(guān)斷的時(shí)候，這兩個(gè)buffer的leakage power就是零（理論上）。這里只是一個(gè)連接和兩個(gè)buffer的示例，實(shí)際中VA之間的連接非常復(fù)雜，通過版圖的優(yōu)化調(diào)整，可以讓出更多的leakage power。
低功耗設(shè)計(jì)是一套完整的理論體系，從原理、代碼、UPF、綜合、版圖等等，每個(gè)步驟的一點(diǎn)點(diǎn)提高，都會(huì)帶來不同程度的優(yōu)化，勿以優(yōu)化小而不為，點(diǎn)點(diǎn)滴滴的進(jìn)步就會(huì)造就更加節(jié)能的芯片實(shí)現(xiàn)。