書接上文（點擊查看前文：淺談芯片低功耗的設(shè)計實現(xiàn)（上）），在低功耗的道路上，看看還有什么大招可以用

• Vt cell的應(yīng)用

從上一篇文章可以看到，不同Vt下的cell特性是不同的，現(xiàn)在的工藝都會提供不同傾向的Vt庫，見下表

可以看到，合理使用不同的Vt cell可以滿足不同PPA的需求，在使用過程中，應(yīng)該優(yōu)先使用SVT的cell，而后是LVT，最后萬不得已的時候再使用ULVT（ULVT的leakage可不是一般的大啊，一般會達到SVT的四到五倍的量級）
工具可以完美支持mix-Vt的設(shè)計。工具的策略是，在功耗優(yōu)化的過程中，根據(jù)用戶設(shè)定的Vt等價置換規(guī)則，在不影響timing的情況下，選擇leakage小的cell，這樣在兼顧性能的時候可以滿足power的需求。
由于，后端實現(xiàn)的時候，通常由三個階段需要用到這個技術(shù)手段，這里給出一個通常的應(yīng)用場景供大家參考

秘籍：一定要做最后一步，效果會非常顯著，可以有效地提高leakage power。

• 版圖優(yōu)化

在版圖實現(xiàn)當(dāng)中，后端實現(xiàn)的工具是非常靈活的，低功耗的設(shè)計當(dāng)中，經(jīng)常會使用到power-domain和voltage-area這些技術(shù)來優(yōu)化power，簡單的講，通過UPF，在設(shè)計里邊定義一些switch-off power和always domain，在某些功能不使用的時候，就把SW domain關(guān)掉，這個時候，SW里的power-gating cell的輸出會呈現(xiàn)出一個無線接近電源（footer power-gating）或者地（header power-gating）的狀態(tài)，從而理論上確保了SW domain的leakage是零（但是，這是指理論的，由于power gating cell本身會有漏電的問題，所以零的漏電只是理論上的）。
這里可以引申出一系列的思路，版圖工程師可以盡可能的讓更多的cell放到SW domain，從而在實際使用的情境下，可以拿到更好的功耗。看一下這個例子：

一條路徑，從SW1出發(fā)到達SW2，中間一共有四級，其中SW里邊有一個buffer和一個isolation，AO里邊，有兩個buffer ，從power上講，在SW1和SW2同時關(guān)斷的時候，這兩個AO的buffer，不會有任何的動態(tài)功耗（dynamic power），這是因為SW1的isolation的輸出已經(jīng)被鉗位（clamp）到無效態(tài)（一個常值），但是這兩個buffer的leakage power是不能省略的，所以下圖的floorplan，從power優(yōu)化上來講一定是個更好的選擇

可以看到，中間的級數(shù)沒有發(fā)生改變，但是之前的buffer1和buffer2，都已經(jīng)被放置到了SW domain了，這樣，在SW關(guān)斷的時候，這兩個buffer的leakage power就是零（理論上）。這里只是一個連接和兩個buffer的示例，實際中VA之間的連接非常復(fù)雜，通過版圖的優(yōu)化調(diào)整，可以讓出更多的leakage power。
低功耗設(shè)計是一套完整的理論體系，從原理、代碼、UPF、綜合、版圖等等，每個步驟的一點點提高，都會帶來不同程度的優(yōu)化，勿以優(yōu)化小而不為，點點滴滴的進步就會造就更加節(jié)能的芯片實現(xiàn)。