功耗分析方法的更新終于上線了，希望沒有讓大家久等 ?
在上一篇分享EDA工具里的功耗分析方法（上）中，一起見識了EDA工具在功耗分析中的策略和歸一化的方法，便于表述起見，引用下表作為本章的知識起步點：
在上文也有提到一個更為精準(zhǔn)化的描述方式，SDPD （Status Dependency Path Dependency），這個對于功耗計算有實際的影響。那么為何在功耗的計算里邊會有這個SDPD呢？SDPD又是通過怎么樣的方式影響功耗計算呢？一起打開工藝庫的信息一探究竟吧！

工藝庫的功耗描述

工藝庫里的漏電功耗（leakage power）描述

打開一個MUX2 cell的lib描述，看看和leakage power相關(guān)的的信息

cell ("SEL_MUX2_4") { cell_footprint : "DST_MUX2"; # default leakage power= default_VBP_leak + default_VDD_leak cell_leakage_power : 0.021083775; # 偏置電壓對應(yīng)的功耗 leakage_power () { related_pg_pin : "VBP"; value : "1.37375e-05"; # common-power leakage  leakage_power () { related_pg_pin : "VDD"; value : "0.0210700375"; # SDPD !D0&!D1&!S leakage power @ VBP leakage_power () { related_pg_pin : "VBP"; when : "!D0&!D1&!S"; value : "5.57835028e-06"; # SDPD !D0&!D1&!S leakage power @ VDD leakage_power () { related_pg_pin : "VDD"; when : "!D0&!D1&!S"; value : "0.0183689763"; 

• 漏電電壓是由所有的power rail 所構(gòu)成：譬如這里就有bias和common的區(qū)分
• SDPD是所有輸入可能的描述
  可以使用腳本快速進行抓取轉(zhuǎn)成列表。
  
  可以看到，這是一個三輸入的器件，那么總計會有8中輸入可能，lib的leakage的信息基于輸入可能性的全完備羅列。
  對于一個包含SI和SE的DFF，這里有CLK的器件，對于不同Q的輸出，器件的狀態(tài)也不一樣，會導(dǎo)致漏電的不同，所以可以看到FF的漏電信息，包含的輸出口Q的影響，這樣總共就有4+1=5個管件的組合方式，亦即32中可能，加上默認(rèn)，全備的漏電信息表格如下：
  
  至于為何會有Q輸出管教的信息來組合成為leakage power tabel，一起回顧一下大學(xué)課本里的下圖就可以領(lǐng)略到其中的原理了：Q和!Q都會反接回來構(gòu)成類似鎖存的結(jié)構(gòu)體：
  
  圖片來自網(wǎng)絡(luò)，侵刪

還有一個細節(jié)可以通過此表了解到，bias電源導(dǎo)致的漏電比主電源（VDD）要來的小的多。這也是吻合偏置電壓的原理的。

工藝庫里的內(nèi)部功耗（internal power）描述

以MUX2 為例，一起看一下interenal power的描述：

cell ("SEL_MUX2_4") { ...... pin (S) { capacitance : 0.002820029; direction : "input"; fall_capacitance : 0.002761232; max_transition : 4.308; related_ground_pin : VSS; related_power_pin : VDD; rise_capacitance : 0.002878826; internal_power () { # bias PG related internal_power description related_pg_pin : "VBP"; # condition when : "!D0&!D1"; fall_power ("pwr_tin_8") { index_1 ("0.009266, 0.0222816, 0.0535798, 0.1288418, 0.309822, 0.745016, 1.791516, 4.308"); values ("-5.63411e-05, -5.540512e-05, -6.377697e-05, -4.595821e-05, -6.756144e-05, -6.15605e-05, -6.171516e-05, -6.163207e-05"); } rise_power ("pwr_tin_8") { index_1 ("0.009266, 0.0222816, 0.0535798, 0.1288418, 0.309822, 0.745016, 1.791516, 4.308"); values ("8.111282e-05, 7.08698e-05, 5.968669e-05, 5.155256e-05, 5.807869e-05, 6.204414e-05, 6.182517e-05, 6.175735e-05"); } } internal_power () { # common PG related internal_power description related_pg_pin : "VDD"; # condition when : "!D0&!D1"; # the internal_power during pin S falling edge fall_power ("pwr_tin_8") { index_1 ("0.009266, 0.0222816, 0.0535798, 0.1288418, 0.309822, 0.745016, 1.791516, 4.308"); values ("0.002097898, 0.00210684, 0.001989685, 0.002036636, 0.001995899, 0.001987284, 0.001991492, 0.002053458"); } # the internal_power during pin S rising edge rise_power ("pwr_tin_8") { index_1 ("0.009266, 0.0222816, 0.0535798, 0.1288418, 0.309822, 0.745016, 1.791516, 4.308"); values ("-0.0001334809, -6.114718e-05, -0.000153519, -0.0001819992, -0.0002029397, -0.0002175415, -0.0002181976,
 }
 }
 }
 ......
 pin (X) {
 direction : "output";
 function : "((D0&!S)|(D1&S)|(D0&D1))";
 max_capacitance : 0.8309614;
 max_transition : 4.308;
 min_capacitance : 6.155e-05;
 related_ground_pin : VSS;
 related_power_pin : VDD;
 power_down_function : "!VDD+!VBP+VSS+VBN";
 internal_power () {
 related_pg_pin : "VBP";
 # Path Dependency
 related_pin : "D0";
 # Status Dependency
 when : "!D1&!S";
 # X: falling edge power due to related D0 change. positive unate 
 fall_power ("pwr_tin_oload_8x7") {
 index_1 ("0.009266, 0.0222816, 0.0535798, 0.1288418, 0.309822, 0.745016, 1.791516, 4.308");
 index_2 ("6.155e-05, 0.000300464, 0.00146675, 0.00716013, 0.0349531, 0.170628, 0.832941");
 values ("-0.0003287909, -0.0003265358, -0.0003263012, -0.0003258171, -0.0003259071, -0.0003233576, -0.0003219219", \
 ......
 "-0.0003294999, -0.0003285813, -0.0003292956, -0.0003293134, -0.0003286557, -0.0003291086, -0.0003283838");
 }
 # X: rising edge power due to related D0 change. positive unate 
 rise_power ("pwr_tin_oload_8x7") {
 index_1 ("0.009266, 0.0222816, 0.0535798, 0.1288418, 0.309822, 0.745016, 1.791516, 4.308");
 index_2 ("6.155e-05, 0.000300464, 0.00146675, 0.00716013, 0.0349531, 0.170628, 0.832941");
 values ("0.000327204, 0.000329085, 0.0003304601, 0.0003274369, 0.0003265309, 0.0003275536, 0.0003209762", \
 ......
 "0.0003299443, 0.000328975, 0.0003286823, 0.0003299806, 0.0003291929, 0.0003285925, 0.0003283199"); } } } ...... } 

可以看到，internal power除過是status dependency，同時也是path dependency。基于internal power的特性，這里也同時需要考慮 input tran和output_cap的狀態(tài)。通過腳本抽取，可以看到如下特性：

• 輸入pin：會對應(yīng)一個rise和fall的internal power per rail。對應(yīng)的，每一個input的internal power也是被其他輸入pin的狀態(tài)所影響。
• 輸出pin：在一個input pin的path dependency的情況下，在其他的input pin的status dependency，這個唯一變化的輸入pin的變化，會帶來相應(yīng)的rise和fall的internal power

工藝庫里的功耗描述小結(jié)

上面的闡述比較多，為了方便大家閱讀，以下面的表格做一個相關(guān)的小結(jié)：

花了一些時間一起學(xué)習(xí)了一下lib，看到這里，大家應(yīng)該可以理解為什么工具需要使用SDPD的方式來核算internal和leakage的power了吧：所有的計算都是基于基礎(chǔ)數(shù)據(jù)結(jié)構(gòu)和類型

SDPD對于功耗計算的影響

在實際的芯片當(dāng)中，一個器件在不同時間的表現(xiàn)狀態(tài)可以不同，這里就像一個真值表，假定設(shè)計里邊有如下一個inverter器件的工作狀態(tài)。

所以，在對功耗的核算中，工具引入了下面兩個重要的參數(shù)

• Status Possibility （SP）: 各種狀態(tài)的出現(xiàn)比率，通常以一個周期的高電平所占比率來體現(xiàn)，譬如一個占空比50%的時鐘，那么他的SP就是0.5。這個參數(shù)會直接影響leakage pwoer，間接影響internal power
• toggle rate （TR）：反轉(zhuǎn)率，通常指一個單位時間（time unit）內(nèi)信號的反轉(zhuǎn)次數(shù)，包含上升沿和下加沿，譬如在一個以ns為單位時間的工藝?yán)铮?GHz的信號對應(yīng)的toggle rate就是2。這個參數(shù)會直接影響internal power

SP和TR計算示例

目前為止，有了TR和SP就可以展開對leakage_power和internal_power的計算。在實際的芯片里邊，可以使用一些手段來計算器件的TR和SP，為此，筆者使用python完成了一個這樣的一個功能：基于輸入管腳對簡單組合邏輯進行輸出管腳的TR和SP的計算：
擁有了計算功耗計算的公式，以及自研程序，功耗計算的大門也就向大家徹底打開了。

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