ESD(Electrostatic Discharge)即靜電放電，是指具有不同靜電電位的物體互相靠近或直接接觸時(shí)引起的電荷轉(zhuǎn)移現(xiàn)象。以下是關(guān)于ESD靜電放電的詳細(xì)解釋：

一、ESD靜電放電的產(chǎn)生原理

當(dāng)兩個(gè)物體之間由于摩擦、接觸、分離等過程而產(chǎn)生電荷積累時(shí)，會(huì)在物體表面形成電場(chǎng)。如果在這個(gè)過程中，物體表面的電荷突然釋放，就會(huì)產(chǎn)生靜電放電現(xiàn)象。具體來(lái)說(shuō)，當(dāng)一個(gè)帶有靜電荷的物體(靜電源)與另一個(gè)物體接觸時(shí)，這兩個(gè)具有不同靜電電位的物體會(huì)依據(jù)電荷中和的原則，發(fā)生電荷流動(dòng)，傳送足夠的電量以抵消電壓。這個(gè)電量在傳送過程中，會(huì)產(chǎn)生具有潛在破壞作用的電壓、電流以及電磁場(chǎng)，嚴(yán)重時(shí)會(huì)將物體擊毀。

二、ESD靜電放電的危害

ESD靜電放電對(duì)電子設(shè)備和半導(dǎo)體器件等敏感元件可能會(huì)造成嚴(yán)重的損害，包括短路、燒毀芯片、損壞電路板等。在電子制造領(lǐng)域，ESD問題會(huì)減慢生產(chǎn)速度，對(duì)產(chǎn)品質(zhì)量產(chǎn)生負(fù)面影響，甚至可能引發(fā)安全問題。

三、ESD靜電放電的分類

根據(jù)ESD產(chǎn)生的原因及其對(duì)集成電路放電的方式不同，常見的ESD被分類為以下三類：

人體放電模式(HBM, Human Body Model)：因人體通過摩擦或其他因素積累靜電，當(dāng)人去碰觸IC時(shí)，人體上的靜電會(huì)經(jīng)由IC的PIN腳進(jìn)入IC內(nèi)，再經(jīng)由IC放電到地。

機(jī)器放電模式(MM, Machine Model)：機(jī)器(如機(jī)械手臂)本身積累靜電，當(dāng)此機(jī)器碰觸IC時(shí)，該靜電經(jīng)由IC的PIN腳放電。此放電的過程時(shí)間更短，電流更大。

元件充電模式(CDM, Charge Device Model)：IC先因摩擦或其他因素而在IC內(nèi)部積累靜電，但在靜電積累的過程中IC并未受到損傷。這種帶有靜電的IC在處理過程中，當(dāng)其PIN腳碰觸到接地面時(shí)，IC內(nèi)部的靜電會(huì)經(jīng)由PIN腳自IC內(nèi)部形成放電。

四、ESD靜電放電的防護(hù)措施

為了防止ESD靜電放電對(duì)電子設(shè)備的損害，可以采取以下防護(hù)措施：

并聯(lián)放電器件：常用的放電器件有TVS(瞬態(tài)電壓抑制器)、穩(wěn)壓二極管、壓敏電阻等。這些器件可以在靜電放電時(shí)提供旁路通道，將靜電荷迅速泄放到地。

串聯(lián)阻抗：通過串聯(lián)電阻或磁珠來(lái)限制ESD放電電流，達(dá)到防靜電的目的。

增加濾波網(wǎng)絡(luò)：使用濾波器濾掉靜電的主要能量，也能達(dá)到靜電防護(hù)的目的。

合理擺放ESD保護(hù)器件：ESD保護(hù)器件應(yīng)靠近IO或連接器端口擺放，避免靠近芯片擺放，以減少ESD脈沖信號(hào)對(duì)附近線路的干擾。

遵循走線規(guī)則：layout走線應(yīng)從接口處先走到保護(hù)元件，然后再走到芯片等其他位置，以保證靜電能量進(jìn)來(lái)后可以馬上泄放掉。

此外，還可以采取靜電源接地、使用靜電屏蔽和靜電屏蔽袋、離子風(fēng)機(jī)、離子氣槍等措施來(lái)防止靜電的產(chǎn)生和積聚。

ESD(Electrostatic Discharge)即靜電放電，指帶電物體間因電勢(shì)差突然失衡導(dǎo)致的瞬時(shí)電流釋放現(xiàn)象。在電子領(lǐng)域，ESD是器件損壞的主要誘因之一。

靜電危害的認(rèn)知始于重大事故的警示。

1967年，美國(guó)“福萊斯特”號(hào)航母因?qū)椘帘谓宇^失效引發(fā)靜電點(diǎn)火，導(dǎo)致爆炸并造成1.34億美元損失和134人傷亡;1969年，荷蘭、挪威、英國(guó)三艘超級(jí)油輪接連因洗艙靜電爆炸。這些事件迫使全球工業(yè)界正視ESD風(fēng)險(xiǎn)。早期防護(hù)依賴電阻、電容等被動(dòng)元件分散電荷，技術(shù)手段簡(jiǎn)陋且集中于軍工、航天領(lǐng)域。中國(guó)于1981年成立靜電專業(yè)委員會(huì)，標(biāo)志系統(tǒng)性研究的開端。

隨著集成電路的普及，防護(hù)技術(shù)進(jìn)入快速迭代期。20世紀(jì)80年代，TVS(瞬態(tài)電壓抑制器)二極管成為主流，利用反向擊穿特性泄放靜電。但CMOS工藝取代TTL后，器件尺寸縮小導(dǎo)致魯棒性下降，催生了GGNMOS(柵接地NMOS)、GDPMOS等主動(dòng)防護(hù)結(jié)構(gòu)，Soft Tie技術(shù)則通過降低寄生電容適配高頻電路。21世紀(jì)初，SCR(硅控整流器)、LVTSCR(低壓觸發(fā)SCR)等高效器件商用化，響應(yīng)速度與鉗位能力顯著提升。系統(tǒng)級(jí)防護(hù)理念趨于成熟，例如Rail-Based策略通過專用泄放路徑管理多電壓域芯片風(fēng)險(xiǎn)，Stack結(jié)構(gòu)解決高壓端口防護(hù)需求。國(guó)際標(biāo)準(zhǔn)(如IEC 61340系列)與中國(guó)國(guó)標(biāo)(GB/T 20158)的完善，進(jìn)一步規(guī)范了設(shè)計(jì)流程。

近年，芯片小型化使CDM(帶電設(shè)備放電)失效風(fēng)險(xiǎn)凸顯，防護(hù)單元被集成至芯片內(nèi)部，結(jié)合版圖優(yōu)化降低寄生效應(yīng)。應(yīng)用場(chǎng)景的多元化推動(dòng)技術(shù)定制化：汽車電子需耐高溫器件，物聯(lián)網(wǎng)依賴低寄生電容SCR，5G通信采用高介電常數(shù)材料減少信號(hào)干擾。柔性電子皮膚等智能感知材料甚至將ESD防護(hù)與壓力、溫度傳感融合，拓展至可穿戴領(lǐng)域。現(xiàn)代ESD防護(hù)已形成“材料-器件-系統(tǒng)-環(huán)境”的全鏈條體系。

ESD靜電防護(hù)設(shè)計(jì)的核心理念：堵和疏

“堵”與“疏”，本質(zhì)是通過物理隔離阻斷靜電入侵和低阻抗路徑定向泄放電荷的雙重策略，形成對(duì)靜電放電能量的系統(tǒng)性管控。這一理念源于對(duì)靜電特性的深刻認(rèn)知——靜電電壓可高達(dá)數(shù)萬(wàn)伏，但電量極小(微庫(kù)侖級(jí))，且放電時(shí)間極短(納秒級(jí))。

“堵”是通過絕緣處理來(lái)避免靜電放電，疏則是設(shè)計(jì)靜電導(dǎo)入大水池的路徑。“堵”的核心在于阻斷靜電侵入敏感電路的路徑。通過結(jié)構(gòu)設(shè)計(jì)增加外殼與內(nèi)部電路的距離，例如將殼體縫隙到PCB的間距拉大至≥4mm，可使8kV的靜電能量在空氣中自然衰減歸零。對(duì)于金屬裝飾件或接口等易放電部位，采用絕緣涂層、密封膠填充縫隙，或加裝金屬屏蔽蓋阻斷空氣擊穿(8kV空氣放電的擊穿距離約6mm)。非導(dǎo)電外殼則通過噴涂EMI導(dǎo)電漆形成屏蔽層，將靜電電荷導(dǎo)至外殼接地，同時(shí)抑制EMI干擾。

“疏”的核心是為靜電提供安全高效的低阻抗泄放路徑，將其導(dǎo)入“大地水池”(如PCB地平面)。由于靜電電量微小，需通過多層PCB設(shè)計(jì)(≥4層)和完整覆銅地平面擴(kuò)大電荷容納能力;雙面板則需交織電源/地柵格(柵格尺寸≤13mm)。泄放路徑設(shè)計(jì)遵循三原則：遠(yuǎn)離敏感電路、盡快釋放到大水池、在易損傷路徑增加電阻。靜電的電壓很高但電量小，設(shè)計(jì)時(shí)需考慮PCB的層數(shù)和面積以擴(kuò)充“水池”容量。

ESD設(shè)計(jì)的關(guān)鍵在于有效的管理靜電，確保設(shè)備安全。簡(jiǎn)而言之，ESD防護(hù)如同治水：“堵”為盾，以絕緣屏障抵御萬(wàn)伏高壓;“疏”為渠，以低阻路徑納微庫(kù)侖電荷。二者缺一不可，唯有在結(jié)構(gòu)、電路、材料層面協(xié)同設(shè)計(jì)，方能在瞬時(shí)靜電沖擊中守護(hù)電子設(shè)備的“微觀世界”。

ESD代表靜電放電。許多材料可以導(dǎo)電并積累電荷。ESD 是由于摩擦帶電(材料之間的摩擦)或靜電感應(yīng)而發(fā)生的。每當(dāng)發(fā)生這種情況時(shí)，物體都會(huì)在其表面形成固定電荷(靜電)。當(dāng)這個(gè)物體放置得太靠近另一個(gè)帶電物體或材料時(shí)，電壓差會(huì)導(dǎo)致電流在它們之間流動(dòng)，直到恢復(fù)電荷平衡。因此，可以將靜電放電定義為兩種帶電材料或物體之間由接觸、短路或電介質(zhì)擊穿引起的瞬時(shí)電流流動(dòng)。

對(duì)于消費(fèi)類產(chǎn)品，ESD 和空氣中的介質(zhì)擊穿通常發(fā)生在兩點(diǎn)之間的電場(chǎng)大于 40 kV/cm 時(shí)。氣壓、溫度和濕度等因素會(huì)影響電場(chǎng)強(qiáng)度。例如，某些環(huán)境中的高濕度會(huì)導(dǎo)致空氣更具導(dǎo)電性，這會(huì)耗散一些電荷并增加 ESD 所需的電壓。

靜電放電(ESD: Electrostatic Discharge)是導(dǎo)致電子元器件或集成電路系統(tǒng)遭受過度電應(yīng)力破壞的主要禍?zhǔn)住Ｓ捎陟o電的瞬間電壓往往高達(dá)數(shù)千伏以上，這種破壞具有毀滅性和永久性，可能導(dǎo)致電路的直接燒毀。因此，預(yù)防靜電損傷已成為IC設(shè)計(jì)和制造領(lǐng)域面臨的首要挑戰(zhàn)。

靜電通常在生產(chǎn)、組裝、測(cè)試、存放、搬運(yùn)等環(huán)節(jié)中產(chǎn)生，人體、儀器或設(shè)備都可能成為靜電的累積源，甚至元器件本身也會(huì)帶電。在不經(jīng)意間，這些帶電物體之間的接觸便可能形成放電路徑，從而對(duì)電子元件或系統(tǒng)造成靜電放電的損害。這種情況在電腦維修時(shí)尤為常見，因此，維修人員通常需要佩戴靜電環(huán)，以確保在工作桌上不會(huì)因人體靜電而損傷芯片。此外，與云層中電荷擊穿產(chǎn)生的劇烈閃電相似，靜電放電也可能在空氣濕度較大的環(huán)境下更容易發(fā)生。

那么，如何有效防止靜電放電損傷呢?當(dāng)然，改變環(huán)境以減少靜電的產(chǎn)生是一個(gè)方法，例如減少摩擦、穿著時(shí)避免羊毛類毛衣、以及控制空氣的溫濕度等。然而，這并非我們當(dāng)前討論的重點(diǎn)。我們更關(guān)心的是如何在電路設(shè)計(jì)中加入保護(hù)措施，以確保電子元器件或系統(tǒng)在遭受靜電時(shí)能夠自我保護(hù)，避免被靜電損壞。這種保護(hù)機(jī)制類似于為電路安裝一個(gè)“避雷針”。

要理解ESD保護(hù)的原理，我們需要回顧一些基礎(chǔ)理論。例如，二極管的正向?qū)ê头聪蚪刂固匦裕约捌溲┍罁舸┈F(xiàn)象。當(dāng)二極管反向偏壓增加到一定程度時(shí)，會(huì)發(fā)生雪崩擊穿，此時(shí)二極管將形成旁路通路，從而保護(hù)內(nèi)部電路或柵極免受靜電損傷。這種保護(hù)方式類似于家中水槽的溢水口設(shè)計(jì)，旨在防止水龍頭忘關(guān)導(dǎo)致的整個(gè)衛(wèi)生間水災(zāi)。

值得注意的是，這種擊穿保護(hù)并非一次性行為。PN結(jié)的擊穿分為電擊穿和熱擊穿兩種類型。電擊穿，特別是雪崩擊穿和齊納擊穿，是可恢復(fù)的，因?yàn)樗鼈冎饕蕾囉谳d流子碰撞電離產(chǎn)生的新電子-空穴對(duì)。然而，熱擊穿則是不可恢復(fù)的，因?yàn)樗婕暗焦?/span>(Si)的熔融燒毀。因此，在設(shè)計(jì)ESD保護(hù)電路時(shí)，我們需要嚴(yán)格控制導(dǎo)通瞬間的電流，通常會(huì)在保護(hù)二極管上串聯(lián)一個(gè)高電阻來(lái)達(dá)到這一目的。

此外，我們是否能夠觸類旁通地理解，為何在ESD防護(hù)區(qū)域不能形成Silicide呢?同時(shí)，還有一個(gè)理論需要了解，ESD通常都會(huì)設(shè)置在芯片輸入端的Pad旁，而不是在芯片內(nèi)部。這是因?yàn)槲覀兤谕饨绲撵o電能夠迅速地被泄放掉，而將其置于芯片內(nèi)部會(huì)導(dǎo)致泄放延遲。我們之前在解析芯片時(shí)提到，Pad旁邊通常會(huì)放置二極管，甚至有些設(shè)計(jì)會(huì)采用兩級(jí)ESD防護(hù)，以達(dá)到更為可靠的靜電防護(hù)效果。

在深入探討ESD的原理和工藝之前，我們首先來(lái)了解一下ESD的標(biāo)準(zhǔn)和測(cè)試方法。靜電對(duì)電路的損傷模式因產(chǎn)生方式而異，通常有四種測(cè)試方式：人體放電模式(HBM)、機(jī)器放電模式(Machine Model)、元件充電模式(CDM)以及電場(chǎng)感應(yīng)模式(FIM)。然而，在實(shí)際應(yīng)用中，前兩種模式(HBM和MM)是業(yè)界最常用的測(cè)試方法。

1、人體放電模式(HBM)：

這是指人體因摩擦產(chǎn)生的電荷在接觸到芯片時(shí)突然釋放，可能導(dǎo)致芯片燒毀或擊穿。這種模式在秋季與他人觸碰時(shí)經(jīng)常發(fā)生的觸電現(xiàn)象就是其實(shí)際體現(xiàn)。針對(duì)HBM的ESD標(biāo)準(zhǔn)，業(yè)界有多種規(guī)范可循，如MIL-STD-883C method 3015.7(其中規(guī)定了等效人體電容為100pF，等效人體電阻為1.5Kohm)以及國(guó)際電子工業(yè)標(biāo)準(zhǔn)EIA/JESD22-A114-A等。具體而言，若遵循MIL-STD-883C method 3015.7，ESD防護(hù)等級(jí)則分為Class-1(小于2kV)、class-2(2kV4kV)和class-3(4kV16kV)。

2、機(jī)器放電模式(MM)

指的是機(jī)器(如機(jī)器人)在移動(dòng)過程中產(chǎn)生的靜電觸碰到芯片時(shí)，通過pin腳進(jìn)行快速釋放。這一模式的測(cè)試標(biāo)準(zhǔn)為EIAJ-IC-121 method 20(或標(biāo)準(zhǔn)EIA/JESD22-A115-A)，其中等效機(jī)器電阻被視為0(由于機(jī)器通常為金屬材質(zhì))，而電容則仍為100pF。由于金屬機(jī)器的電阻極低，放電過程極為短暫，通常發(fā)生在毫秒或微秒級(jí)別。然而，這種放電模式的危害性極大，因?yàn)榈刃щ娮铻?/span>0導(dǎo)致電流異常巨大。即便是200V的MM放電，其危害性也遠(yuǎn)大于2kV的HBM放電。此外，機(jī)器內(nèi)部復(fù)雜的導(dǎo)線網(wǎng)絡(luò)會(huì)產(chǎn)生耦合效應(yīng)，使得電流隨時(shí)間變化而發(fā)生干擾。

ESD的測(cè)試方法與FAB中的GOI測(cè)試相似。在指定pin腳后，會(huì)施加一個(gè)ESD電壓并持續(xù)一段時(shí)間，隨后測(cè)試電性以檢查是否受損。若未發(fā)現(xiàn)問題，則會(huì)逐步增加ESD電壓，并重復(fù)測(cè)試電性，直至達(dá)到擊穿點(diǎn)。此時(shí)的擊穿電壓被定義為ESD擊穿的臨界電壓。通常，我們會(huì)對(duì)電路施加三次電壓沖擊(即3 zaps)，以縮短測(cè)試周期。起始電壓一般設(shè)定為標(biāo)準(zhǔn)電壓的70%，并根據(jù)需要調(diào)整每個(gè)step的電壓增量，通常為50V或100V。

此外，由于芯片的pin腳眾多，測(cè)試時(shí)可以選擇單個(gè)pin進(jìn)行測(cè)試，也可以選擇組合pin進(jìn)行測(cè)試。常見的組合包括I/O pin測(cè)試(對(duì)輸入和輸出pin進(jìn)行ESD測(cè)試)、pin-to-pin測(cè)試、Vdd-Vss測(cè)試(輸入端與輸出端之間的測(cè)試)以及Analog pin測(cè)試。在I/O pin測(cè)試中，會(huì)根據(jù)電荷的正負(fù)進(jìn)行四種組合的測(cè)試：input+正電荷、input+負(fù)電荷、output+正電荷和output+負(fù)電荷。進(jìn)行input pin測(cè)試時(shí)，output和其他pin腳應(yīng)保持浮接狀態(tài)，反之亦然。

2. pin-to-pin測(cè)試

靜電放電通常發(fā)生在pin-to-pin之間，形成回路。然而，若要對(duì)每一對(duì)pin腳組合進(jìn)行測(cè)試將非常繁瑣?？紤]到任何I/O腳在施加電壓后，其對(duì)整個(gè)電路的影響都必須經(jīng)過VDD/Vss才能實(shí)現(xiàn)，因此我們采用了一種改良方法：僅對(duì)某一I/O-pin施加正或負(fù)的ESD電壓，同時(shí)將其他所有I/O腳接地。但需注意，輸入和輸出腳應(yīng)保持浮接狀態(tài)。

3、Vdd-Vss間的靜電放電處理

只需將Vdd與Vss相連通，同時(shí)確保所有I/O引腳處于浮接狀態(tài)，這樣靜電便能通過Vdd與Vss之間的路徑釋放。

4、模擬引腳放電測(cè)試

由于模擬電路中的許多差分比對(duì)電路(Differential Pair)或運(yùn)算放大器(OP AMP)都具備兩個(gè)輸入端，為防萬(wàn)一其中一個(gè)損壞導(dǎo)致差分比對(duì)或運(yùn)算失效，因此有必要對(duì)這兩個(gè)引腳進(jìn)行單獨(dú)的ESD測(cè)試，同時(shí)確保其他引腳處于浮接狀態(tài)。

至此，我們關(guān)于ESD的原理和測(cè)試的討論就告一段落了。接下來(lái)，我們將探討工藝與設(shè)計(jì)方面的因素。隨著摩爾定律的推進(jìn)，器件尺寸不斷縮小，結(jié)深變淺，GOX厚度減薄，這使得靜電擊穿變得更為容易。在先進(jìn)制程中，Silicide的引入更是加劇了靜電擊穿的問題。因此，幾乎所有的芯片設(shè)計(jì)都必須應(yīng)對(duì)靜電擊穿帶來(lái)的挑戰(zhàn)。

靜電放電保護(hù)既可以在制造工藝層面解決，也可以通過集成電路設(shè)計(jì)來(lái)實(shí)現(xiàn)。在工藝上，存在專門的ESD選項(xiàng)層，或者設(shè)計(jì)規(guī)則中包含ESD設(shè)計(jì)指南，供客戶選擇。同時(shí)，一些客戶也會(huì)依據(jù)SPICE模型進(jìn)行定制化的ESD設(shè)計(jì)。

在制程方面，可以通過改變PN結(jié)或其負(fù)載電阻來(lái)應(yīng)對(duì)ESD。通常，改變PN結(jié)需要借助ESD_IMP技術(shù)，而調(diào)整負(fù)載電阻則可采用non-silicide或串聯(lián)電阻方法。

具體來(lái)說(shuō)，為了增強(qiáng)Source/Drain的ESD能力，可以實(shí)施ESD implant。由于LDD結(jié)構(gòu)在gate poly兩側(cè)容易形成淺結(jié)，這些淺結(jié)的尖角電場(chǎng)集中且易受Gate末端電場(chǎng)影響，導(dǎo)致耐ESD能力較弱。因此，對(duì)于I/O端口等可能遭受ESD沖擊的器件，需要采用無(wú)LDD的單獨(dú)器件，并增加一道深N+_S/D implant，以使尖角變圓并遠(yuǎn)離表面，從而提高ESD擊穿能力。但需注意，額外的MOS器件的Gate必須足夠長(zhǎng)以防止穿通，同時(shí)需要單獨(dú)提取SPICE Model以適應(yīng)器件的變化。

2) 接觸孔(contact)的ESD implant：在LDD器件的N+漏極下方的孔中注入P+硼，且確保注入深度超過N+漏極，這樣可使Drain的擊穿電壓降低(從8V降至6V)。這樣，在LDD尖角發(fā)生擊穿之前，Drain會(huì)先擊穿，從而起到保護(hù)作用，避免Drain和Gate的擊穿。此設(shè)計(jì)保持了器件尺寸不變，且未改變MOS結(jié)構(gòu)，因此無(wú)需重新提取SPICE model。但請(qǐng)注意，這種方法僅適用于non-silicide制程，否則無(wú)法進(jìn)行contact implant。

3) SAB (SAlicide Block)的應(yīng)用：在采用silicide或SAlicide制程時(shí)，為降低MOS的互連電容，我們通常會(huì)遇到一個(gè)問題：當(dāng)器件工作在輸出端時(shí)，其負(fù)載電阻會(huì)降低，導(dǎo)致外界ESD電壓全部施加在LDD和Gate結(jié)構(gòu)上，從而容易發(fā)生擊穿損傷。為解決這一問題，我們?cè)谳敵黾?jí)的MOS的Silicide/Salicide制程中，會(huì)利用SAB(SAlicide Block)光罩來(lái)遮擋RPO區(qū)域，以避免形成silicide。雖然這會(huì)增加一個(gè)photo layer的成本，但能夠有效提高ESD電壓，使其從1kV提升至4kV。

4) 串聯(lián)電阻法：這種方法無(wú)需額外增加光罩，因此成本較低。其原理與第三種方法(即SAB增加電阻法)相似，通過人為地在電路中串聯(lián)一個(gè)電阻(例如Rs_NW或HiR等)，同樣能夠達(dá)到降低MOS互連電容的效果。

2、設(shè)計(jì)上的ESD防護(hù)

這一環(huán)節(jié)主要依賴于設(shè)計(jì)師的巧思妙想。在某些公司的設(shè)計(jì)規(guī)范中，會(huì)為客戶提供現(xiàn)成的解決方案，客戶只需按照規(guī)范進(jìn)行繪制即可。然而，并非所有公司都提供此類支持，這就需要客戶的設(shè)計(jì)師自行發(fā)揮創(chuàng)造力。設(shè)計(jì)規(guī)范通常只提供指導(dǎo)性意見，而非絕對(duì)保證。在ESD防護(hù)設(shè)計(jì)中，常用的方法是短接Gate、Source和Bulk，并將Drain端接至I/O端以承受ESD浪涌電壓。對(duì)于NMOS，這種設(shè)計(jì)被稱為GGNMOS(Gate-Grounded NMOS)，而對(duì)于PMOS，則稱之為GDPMOS(Gate-to-Drain PMOS)。

以NMOS為例，當(dāng)其處于Gate關(guān)閉狀態(tài)時(shí)，Source和Bulk之間的PN結(jié)原本是短接并保持0偏置。然而，當(dāng)I/O端出現(xiàn)大電壓時(shí)，Drain與Bulk之間的PN結(jié)會(huì)發(fā)生雪崩擊穿。這一瞬間，bulk產(chǎn)生的大電流與襯底電阻形成壓差，導(dǎo)致Bulk與Source之間的PN結(jié)正偏。這使得MOS的寄生橫向NPN管進(jìn)入放大區(qū)(發(fā)射結(jié)正偏，集電結(jié)反偏)，從而呈現(xiàn)出Snap-Back特性，起到保護(hù)作用。PMOS的原理可類似推導(dǎo)。

這個(gè)原理雖然看似簡(jiǎn)單，但其中的設(shè)計(jì)精髓卻深藏不露。要觸發(fā)BJT并維持Snap-back特性，需要足夠大的襯底電流，這促使了多指交叉并聯(lián)結(jié)構(gòu)(multi-finger)的廣泛應(yīng)用。然而，這種結(jié)構(gòu)也面臨一些技術(shù)挑戰(zhàn)，如基區(qū)寬度的增加導(dǎo)致放大系數(shù)減小，進(jìn)而影響Snap-back的開啟。此外，隨著finger數(shù)量的增多，每個(gè)finger之間的均勻開啟也變得愈發(fā)困難，這成為了ESD設(shè)計(jì)的關(guān)鍵瓶頸。

為了解決上述問題，有兩種主要方法可以考慮。第一種方法是利用SAB(SAlicide-Block)在I/O的Drain上創(chuàng)建一個(gè)高阻的non-Silicide區(qū)域，這樣能夠增加漏極方塊電阻，從而使得ESD電流能夠更加均勻地分布，進(jìn)而提升泄放能力。第二種方法則是增加一道P-ESD(Inner-Pickup imp)，在N+Drain下方打入一個(gè)P+，以降低Drain的雪崩擊穿電壓，從而在更早的階段就能有更多的雪崩擊穿電流(詳情可參閱相關(guān)文獻(xiàn)論文：Inner Pickup on ESD of multi-finger NMOS.pdf)。

此外，還有兩個(gè)與Snap-back相關(guān)的ESD常識(shí)值得分享。首先，盡管NMOS通常展現(xiàn)出較好的Snap-back特性，但PMOS卻往往難以具備這種特性，而且其耐ESD性能普遍優(yōu)于NMOS。這主要是因?yàn)?/span>NMOS在擊穿時(shí)產(chǎn)生的是遷移率極高的電子，導(dǎo)致Isub很大，容易使Bulk/Source正向?qū)?/span>;而PMOS則難以達(dá)到這樣的效果。其次，關(guān)于Trigger電壓和Hold電壓的概念也值得澄清。Trigger電壓，即之前提到的snap-back特性的第一個(gè)拐點(diǎn)(Knee-point)，它代表了寄生BJT的擊穿電壓，且需設(shè)定在BVCEO與BVCBO之間。而Hold電壓則是為了維持Snap-back狀態(tài)的持續(xù)開啟，同時(shí)又要避免進(jìn)入柵鎖(Latch-up)狀態(tài)，以防止發(fā)生二次擊穿(熱擊穿)導(dǎo)致器件損壞。此外，二次擊穿電流也是一個(gè)關(guān)鍵概念，它指的是進(jìn)入Latch-up狀態(tài)后I^2*R熱量急劇增加導(dǎo)致硅熔化的現(xiàn)象。為了防止這種情況發(fā)生，需要采取限流措施，例如通過控制W/L比例、增加一個(gè)限流高阻元件，或者簡(jiǎn)單而常用的方法就是增大Drain間距和SAB間距(這是ESD設(shè)計(jì)中的普遍做法)。

3、柵極耦合(Gate-Couple) ESD技術(shù)

在Multi-finger的ESD設(shè)計(jì)中，由于布局上的差異，往往導(dǎo)致開啟的不均勻性。例如，在ESD放電時(shí)，并非所有finger都能同時(shí)導(dǎo)通，而是可能只有2-3支先于其他finger導(dǎo)通。這主要是因?yàn)槊恐?/span>finger的相對(duì)位置和拉線方向無(wú)法完全一致。一旦這23支先導(dǎo)通的finger將ESD電流集中承受，而其他finger仍保持關(guān)閉狀態(tài)，那么整個(gè)組件的ESD防護(hù)能力就僅限于這23支先導(dǎo)通的finger，而非所有finger的總和。

為了解決這一問題，我們可以采取降低Vt1(Trigger電壓)的措施。通過增加?xùn)艠O電壓，使襯底在擊穿之前就因開啟而產(chǎn)生襯底電流，從而促使其他finger也一同開啟并進(jìn)入導(dǎo)通狀態(tài)。這樣，每個(gè)finger都能共同承受ESD電流，從而充分發(fā)揮大面積設(shè)計(jì)的ESD防護(hù)作用。

然而，這種柵極耦合NMOS(GCNMOS)的ESD設(shè)計(jì)也存在一定的局限性。由于溝道開啟產(chǎn)生的電流可能引發(fā)柵氧擊穿，因此它并非總是最佳選擇。此外，有源區(qū)的大小也會(huì)影響設(shè)計(jì)的有效性。有源區(qū)越小，柵壓的影響就越顯著;而有源區(qū)越大，則snap-back效應(yīng)越難以開啟。因此，在實(shí)際應(yīng)用中需要謹(jǐn)慎權(quán)衡各種因素。

4、可控硅晶閘管(SCR)技術(shù)

SCR是一種復(fù)雜的ESD保護(hù)電路，其工作原理基于CMOS寄生的PNPN結(jié)構(gòu)。通過觸發(fā)Snap-Back和Latch-up效應(yīng)，SCR能夠在電路受到ESD沖擊時(shí)實(shí)現(xiàn)ON/OFF保護(hù)。然而，這種技術(shù)主要適用于Layout設(shè)計(jì)，而不適用于Process流程，因?yàn)槿魏胃淖?/span>Process的操作都可能導(dǎo)致Latch-up失效。因此，在使用SCR技術(shù)時(shí)需要特別注意Layout的設(shè)計(jì)和優(yōu)化。

最后，ESD設(shè)計(jì)領(lǐng)域的知識(shí)可謂博大精深。在此，我只是試圖為FAB專業(yè)人員提供一些入門信息。ESD防護(hù)方案多種多樣，包括電阻分壓、二極管、MOS、寄生BJT以及SCR(PNPN結(jié)構(gòu))等。值得注意的是，ESD問題不僅與電路設(shè)計(jì)緊密相關(guān)，還涉及到FAB的工藝流程。這一領(lǐng)域的學(xué)問深不可測(cè)，我本人也還在不斷學(xué)習(xí)中。