每隔一段時間，我都能在論壇上看到類似的問題。盡管我們會做肯定的回復，但這足以讓我們有點不寒而栗。這樣雖然可行，但要特別小心。現(xiàn)在，讓我們看看關鍵的地方在哪里。不要使用下圖中左側的電路：直接并聯(lián)兩個運放的輸入和輸出將導致嚴重的問題。不同的失調電壓將引起輸出電壓相互調整。一個運放會做為電流源向另一個運放灌入電流，并可能因此而喪失所有的電流驅動能力。

圖1b進行了改進。運放A1做為主輸出，運放A2做為從輸出，跟隨主輸出電壓。即使A2的輸出與A1會有輕微的不同，R3和R4也會促使系統(tǒng)合理的分配輸出電流。反饋點從負載側R3和R4的交點引出，以確保正確的壓降。這些電阻的I?R壓降會造成輸出電壓擺幅的一些損失，因此，你會想要減少這些電阻的阻值。但同時，A2的失調電壓將產生額外的靜態(tài)電流Vos/(R3+R4)。在這里選擇電阻需要進行權衡。

謹慎處理高速信號。系統(tǒng)希望A2能精確的跟隨A1的輸出。如果信號太快，A2的相位偏移將引起輸出電壓的差異，這將損失一部分輸出電流。避免輸出擺動過快是非常重要的。如果可能，在輸入加上R-C濾波器，讓A1輸出的快速變化信號的速度低于壓擺率，因為在快速變化時，兩個運放的動態(tài)輸出性能也許沒有那么匹配。

不要使用老一代的運放，這些運放有輸出反向(相位反轉)特性。如果A1的輸出超過了A2的輸入共模電壓范圍，同時它的輸出電壓反向，那么結果會非常糟糕。

總之，徹底檢查你的電路。通過SPICE仿真可以知道基本電路是否能工作，但是運放的模型卻不能精確的預測電路中罕見問題的發(fā)生。搭建一個實驗板并仔細檢查所有信號和條件。如果你的運放有多個資源，你還要考慮不同制造商生產的器件的性能差別。

你一定認為我在用并聯(lián)運放時特別謹慎吧。對的，并聯(lián)運放是可行的，但是設計時需要小心。我推薦大家用更簡單的方式，那就是選一個有大電流輸出的運放。這里提供一些可供選擇的運放：

?TLV4111 300mA, 6V. CMOS Op Amp.

?BUF634 G=1 buffer, 200mA, 36V. Used inside the feedback loop of standard op amps.

?OPA547 500mA, 60V Op Amp. Adjustable current limit.

?OPA564 1.5A, 24V Op Amp, 17MHz GBW.

?OPA548 5A, 60V Op Amp. Adjustable current limit