光纖通信具有高速、大容量、長距離、低損耗、強(qiáng)抗干擾能力等特點，適合多種綜合數(shù)據(jù)業(yè)務(wù)，是未來寬帶網(wǎng)絡(luò)的發(fā)展方向。我國的信息化建設(shè)正處于大發(fā)展時期，對光纖、光纜、高速光電器件及光傳輸設(shè)備的需求量很大，市場前景廣闊，國內(nèi)已建的2.5 Gbit／s(STM-16)SDH骨干網(wǎng)已經(jīng)不能滿足爆炸增長的信息需求，10 Gbit／s(STM-64)光傳輸系統(tǒng)成為我國近期產(chǎn)業(yè)化的重點。為了提高信道利用率，使多個信號沿同一信道傳輸而互相不干擾，高速復(fù)接器的設(shè)計對于高速光纖傳輸系統(tǒng)的實現(xiàn)至關(guān)重要。復(fù)接器的速度是影響整個光纖傳輸系統(tǒng)速度的一個關(guān)鍵因素。在10Gbit／s速率以上，復(fù)接電路涉及到一系列高速電路，在電路設(shè)計、測試、封裝等方面都有很大的挑戰(zhàn)性。

CMOS工藝具有價格便宜、集成度高、功耗低的特點。隨著CMOS工藝的發(fā)展，器件特征頻率大幅提高，采用CMOS工藝實現(xiàn)超高速集成電路成為可能。本文給出了使用CMOS工藝設(shè)計的單片集成超高速4：1復(fù)接器。

1 系統(tǒng)結(jié)構(gòu)

復(fù)接器有串行、并行、和樹形3種基本結(jié)構(gòu)。N：1串行結(jié)構(gòu)復(fù)接器結(jié)構(gòu)簡單，容易實現(xiàn)，但是工作在高速狀態(tài)的器件多，它的速度受到了限制。由于需要大電流來支持高速度，所以串行結(jié)構(gòu)的電路功耗較大。N：1并行結(jié)構(gòu)復(fù)接器需要N個不同相位的時鐘，N個相位準(zhǔn)確的時鐘的產(chǎn)生難度高，對于N≥4的高階復(fù)接器，因為或門的扇入系數(shù)大，導(dǎo)致或門速度降低，所以工作速率的大幅度提高比較困難。樹形結(jié)構(gòu)復(fù)接器中工作在最高速率的電路只有最后一級2：1復(fù)接器和第1級分頻器，其他電路均工作在較低速狀態(tài)，所以功耗比較小。但電路規(guī)模在3種結(jié)構(gòu)的電路中最大。樹形結(jié)構(gòu)復(fù)接器的速度取決于最后一級2：1復(fù)接器的速度，所以通過優(yōu)化最后一級2：1復(fù)接器的電路參數(shù)可以獲得很高的比特率。本次設(shè)計選用樹形結(jié)構(gòu)，系統(tǒng)結(jié)構(gòu)圖如圖1所示。

圖1中樹形結(jié)構(gòu)的4：1復(fù)接器是由3個2：1高速復(fù)接器級聯(lián)而成，結(jié)構(gòu)如圖2所示。

主要模塊包括MS-FF(主-從D觸發(fā)器)、MSM-FF(主-從-主D觸發(fā)器)、2：1選擇器、時鐘和數(shù)據(jù)的輸入緩沖電路。為了獲得足夠大的相位裕度，最理想的狀態(tài)是使數(shù)據(jù)選擇器在時鐘的正半周期時在D1(或D2)的中心采樣，而在時鐘的負(fù)半周期時在D2(或D1)的中心采樣，這樣就可以避免由于時鐘的細(xì)小誤差而產(chǎn)生毛刺或邏輯錯誤，也給分頻器的設(shè)計創(chuàng)造了有利條件。為了達(dá)到這種理想狀態(tài)，兩個并行通道的輸人數(shù)據(jù)(D1和D2)速率相同，D1經(jīng)過MS-FF到達(dá)選擇器，而D2經(jīng)過MSM-FF到達(dá)選擇器，其中MSM-FF和MS-FF均工作在時鐘的上升沿。這樣在選擇器的輸入端的兩路數(shù)據(jù)之間將產(chǎn)生半個時鐘周期的延時差。

本設(shè)計復(fù)接器速度達(dá)到了10 Gbit／s，系統(tǒng)中最低時鐘頻率都達(dá)到2.5 GHz，因此有必要討論系統(tǒng)時鐘分配的問題。時鐘布線采用驅(qū)動器樹，在分配路徑中放置驅(qū)動器來控制時鐘偏差。為了滿足樹的對稱性，在分配樹有最高優(yōu)先權(quán)的地方通常有必要提供一層互連金屬層。如果做不到這一點，可以用不同的互連層來設(shè)計樹，但布線路徑應(yīng)當(dāng)相同。樹的每個端點處盡可能采用電氣上相同的接收或驅(qū)動電路。

2 主要單元電路結(jié)構(gòu)

基本的單元電路如鎖存器、選擇器、時鐘的輸入緩沖器等都使用了源極耦合場效應(yīng)管邏輯(SCFL)電路。SCFL電路的傳輸延時受晶體管特性(如閾值電壓等)的影響較小，這有利于減小由晶體管的非線性導(dǎo)致的時鐘信號的畸變。同時，SCFL邏輯電路輸出信號擺幅大，輸入的負(fù)載電容小，所以容易提高工作速度，與CMOS邏輯相比，在高速的條件下也有低功耗的優(yōu)勢。

2.1 鎖存器和D觸發(fā)器

輸入級的差分對起著采樣的作用，反饋級的差分對則起著鎖存的作用，兩者分別在時鐘的上升沿和下降沿工作。減小鎖存器輸出端的負(fù)載電容可以有效地提高鎖存器的工作速度。因此，通過調(diào)節(jié)輸入級差分對管和反饋級差分對管的柵寬的比值，可以調(diào)節(jié)鎖存器工作的最佳頻率范圍。將兩個鎖存器級聯(lián)即成D觸發(fā)器，如圖3所示。

2.2 選擇器
復(fù)接單元的選擇器是整個設(shè)計速度提高的一個難點。圖4和圖5分別是速度為5 Gbit／s和10 Gbit／s的兩個選擇器。

在電路中采用了有源電感對電路頻率進(jìn)行補(bǔ)償，以提高選擇器的工作速度和驅(qū)動能力。考慮到電源電壓比較低，選擇器電路中沒有使用電流源。通常在設(shè)計中會在數(shù)據(jù)選擇器后加一級源極跟隨器，以減小輸出管的負(fù)載電容，調(diào)整直流電平并為后級電路提供驅(qū)動。但由于0.18μm CMOS工藝的供電電壓只有1.8 V，如果使用源極跟隨器，會使得信號電平下降過多而無法與后級電路電平匹配，因此設(shè)計中省略了源極跟隨器。確定PMOS管和NMOS管恰當(dāng)?shù)某叽珀P(guān)系，保證選擇器正常工作。柵極直接與時鐘信號相連的兩個PMOS管和兩個NMOS管組成了時鐘控制開關(guān)。選擇合適的工作點使得在時鐘信號周期的正、負(fù)半周，時鐘控制開關(guān)正常切換兩組數(shù)據(jù)信號(d1和d2)。這樣經(jīng)過緩沖到達(dá)的時鐘信號就能準(zhǔn)確控制時鐘開關(guān)，在一個周期的正、負(fù)半周分別選出經(jīng)過MS-FF到達(dá)的信號d1和經(jīng)過MSM-FF到達(dá)的信號d2。

在整個復(fù)接系統(tǒng)中，最后一級復(fù)接單元的速度起決定性作用，所以在圖6的選擇器中采用了負(fù)反饋擴(kuò)展了系統(tǒng)的帶寬。

2.3 數(shù)據(jù)輸出緩沖器

本設(shè)計的輸出級采用了普通差分放大器和容性耦合電路組合而成的寬帶放大電路，如圖6所示。復(fù)接器的多級輸出緩沖得到了大的電流驅(qū)動能力，用來通過焊盤驅(qū)動片外50 Ω負(fù)載。

3 電路仿真和版圖設(shè)計

本次設(shè)計采用TSMC 0.18μm CMOS工藝。電路仿真在Agilent公司的ADS上實現(xiàn)。圖7是4路2.5 Gbit／s的隨機(jī)信號復(fù)接成一路10 Gbit／s信號的輸出信號眼圖。圖8是4路3.375 Gbit／s的矩形脈沖信號復(fù)接成一路13.5 Gbit／s信號的輸出信號眼圖。

因為本次設(shè)計采用的是SCFL電路，所以應(yīng)充分發(fā)揮全差分結(jié)構(gòu)的優(yōu)勢，電路版圖盡量設(shè)計得對稱，以保持電路平衡、抑制共模信號和工藝參數(shù)波動帶來的不利影響。在設(shè)計中主要考慮高頻線走向、連線長度和寬度、版圖對稱以及芯片面積的折中。特別在分頻器版圖設(shè)計中采樣部分和保持部分尺寸不同，合理布局使版圖對稱，并且使各部分連接容易，同時還要使反饋線盡可能短。整個芯片的版圖如圖9所示。

復(fù)接器芯片在TSMC 0.18μm CMOS工藝下進(jìn)行后仿真，圖10是復(fù)接器輸出數(shù)據(jù)為10 Gbit／s的后仿真眼圖，可以看出眼圖較為清晰，張開度較大。

4 結(jié)束語

采用TSMC 0.18μm CMOS工藝設(shè)計的樹形結(jié)構(gòu)SCFL電路的復(fù)接器實現(xiàn)了10 Gbit／s的高速數(shù)字復(fù)接功能，最高仿真速度達(dá)到13.5 Gbit／s。

感謝東南大學(xué)射頻與光電集成電路研究所提供的工藝庫支持。