1 LC VCO的電路設(shè)計(jì)
1．1 VC0結(jié)構(gòu)的選擇
    常用的VCO結(jié)構(gòu)主要有三種：?jiǎn)蝞MOS結(jié)構(gòu)、單pMOS結(jié)構(gòu)、nMOS和pMOS電流復(fù)用結(jié)構(gòu)。在0．18μm的工藝條件下受到閾值和輸出幅度的限制，電流復(fù)用結(jié)構(gòu)已很少被采用。在相同功耗的情況下，單pMOS結(jié)構(gòu)的VCO相噪性能要比單nMOS的VCO好，由于pMOS管具有限壓作用，按照對(duì)大的輸出幅度的要求，采用了單nMOS結(jié)構(gòu)的VCO，具體電路如圖l所示。

    為了滿足工作頻帶的帶寬需求同時(shí)補(bǔ)償工藝、溫度以及電源電壓變化的影響，VCO須有很大的帶寬。隨著CMOS工藝的發(fā)展，VCO的工作頻率不斷提高同時(shí)電源電壓隨之降低，導(dǎo)致VCO的增益變得很大，進(jìn)而嚴(yán)重降低整個(gè)鎖相環(huán)的相噪性能以及雜散性能。為了解決這個(gè)問題本文采用了離散調(diào)節(jié)和連續(xù)調(diào)節(jié)相結(jié)合的方式：利用變?nèi)莨軐?shí)現(xiàn)VCO的連續(xù)調(diào)節(jié)，同時(shí)增加了數(shù)字控制的電容陣列實(shí)現(xiàn)對(duì)VCO的離散調(diào)節(jié)，這樣通過相鄰覆蓋的子帶來實(shí)現(xiàn)很大的調(diào)節(jié)范圍。這樣VCO的調(diào)節(jié)曲線就由單一連續(xù)的調(diào)節(jié)曲線如圖2(a)變成多個(gè)子帶的調(diào)節(jié)曲線如圖2(b)。

1．2 片上電感的設(shè)計(jì)
    設(shè)計(jì)高性能LCVCO的主要問題在于設(shè)計(jì)高品質(zhì)因子的諧振腔，這可以在相噪的表達(dá)式中看出來，即

   
式中：L(△w)是載波頻率w0頻偏△w處的相位噪聲；k為玻爾茲曼常數(shù)；T為絕對(duì)溫度；F為經(jīng)驗(yàn)因子；A為振蕩幅度；Qtank為諧振腔的品質(zhì)因子。而諧振腔的品質(zhì)因子可以表示為

   
式中：QC為電容的品質(zhì)因子；QL為電感的品質(zhì)因子。
    電容的QC值遠(yuǎn)大于電感的QL值，所以諧振腔的Qtank值略小于電感的QL值，諧振腔的Qtank值主要取決于電感的QL值，提高電感的QL值可以明顯改善VCO的相噪性能。
    本設(shè)計(jì)所采用的和艦工藝的頂層金屬為0．8μm的薄層金屬，這對(duì)電感的QL值有著非常大的影響。在設(shè)計(jì)中，將五層金屬與六層金屬并聯(lián)以組成兩層螺旋電感，可增加電感線圈的厚度，降低電感的串聯(lián)直流電阻，進(jìn)而提高電感的QL值，采用HFSS對(duì)電感進(jìn)行建模得到的三維圖如圖3所示。

    參數(shù)提取得到的π模型等效電路如圖4所示。仿真得到該電感在3．7 GHz時(shí)的Q值為6．5。

    CMOS工藝普遍采用高摻雜的襯底以降低閂鎖效應(yīng)，對(duì)于射頻無源器件來說是非常不利的，電磁場(chǎng)耦合到襯底產(chǎn)生的襯底渦流損耗和電容耦合損耗會(huì)嚴(yán)重降低無源器件的Q值。在電感的設(shè)計(jì)中，通常采用地屏蔽層阻止磁場(chǎng)耦合到襯底以提高Q值。本文所采用的結(jié)構(gòu)如圖5所示，同文獻(xiàn)中的結(jié)構(gòu)相比，渦流半徑變小，渦流之間的互感也變小，進(jìn)而減少了渦流磁場(chǎng)的強(qiáng)度，對(duì)電感的影響這樣可以大大降低。

1．3 射頻開關(guān)的設(shè)計(jì)
    在CMOS工藝中，通常采用NMOS來作為射頻開關(guān)。由射頻開關(guān)與MIM電容組成的開關(guān)電容是諧振腔的一部分，其性能會(huì)影響到整個(gè)VCO的性能，一方面開關(guān)電容的Q值會(huì)影響到諧振腔的Q值，另一方面開關(guān)電容的最大電容與最小電容的比值會(huì)影響到VCO的調(diào)節(jié)范圍。
    射頻開關(guān)在開啟和關(guān)閉時(shí)的等效電路如圖6所示。

    Cd是漏端寄生邊緣電容，其值等于WswCdd，其中Wsw是開關(guān)管的寬度，Cdd漏端邊緣電容，單位為fF／μm。
    當(dāng)開關(guān)處于OFF狀態(tài)時(shí)，開關(guān)電容

    振蕩頻率正比于因此調(diào)節(jié)范圍取決于最大電容和最小電容的比值，由式(3)、(4)可以得到最大電容和最小電容的比值為

   
從公式(5)、(6)可以看到開關(guān)電容最大的Q值與最大的調(diào)節(jié)比率之間存在沖突。C0由工作頻率w0決定，因此Wsw在優(yōu)化中是最重要的設(shè)計(jì)參數(shù)。
    開關(guān)電容的Q值可以通過差分電容開關(guān)的方式來改善，如圖7所示。當(dāng)開關(guān)處于ON狀態(tài)的時(shí)候只有溝道電阻RON的一半與電容串聯(lián)，相比于單端的結(jié)構(gòu)，Q值可以提高一倍。M2和M3為工作在亞閾值區(qū)的有源電阻，可以為MOS開關(guān)的源端和漏端提供直流偏置。

    當(dāng)Vsw設(shè)為0的時(shí)候，VD／S=0，VG=VDD，因此MOS開關(guān)管的VGs—VT達(dá)到最大，從差分端口看進(jìn)來，等效電容達(dá)到最大，因此電路振蕩在較低的頻率上；當(dāng)Vsw設(shè)為VDD時(shí)，VD／S=VDD，VG=0 V，電路工作在較高的頻率上。
1．4 輸出緩沖器及匹配電路的設(shè)計(jì)
    為了將VCO的輸出信號(hào)送到片外，考慮到外部電容很大，采用了電感負(fù)載的緩沖器，通過選擇合適的電感和電容使其諧振在3．7 GHz，如圖8所示。

    在匹配電路的設(shè)計(jì)上，選用了π型匹配電路，首先利用spectreRF仿真得到輸出緩沖器的S22參數(shù)，然后構(gòu)建匹配電路使其阻抗達(dá)到50 Ω。具體的匹配電路(1．3 nH為邦線電感，94．9 pF的電容為隔直電容)及其Smith圓圖如圖9所示。

2 測(cè)試結(jié)果
    本LCVCO是用于3．7 GHz鎖相環(huán)的，整個(gè)鎖相環(huán)是在和艦0．18μm混合信號(hào)工藝下制造的，整個(gè)VCO的面積為0．4 mm×1 mm，芯片照片如圖10所示。測(cè)試得到的VCO的工作頻率為3．4～4 GHz，有16％的調(diào)節(jié)范圍，調(diào)節(jié)電容陣列開關(guān)得到的頻率隨控制電壓的變化曲線如圖11所示。在1．8 V電源電壓下的功耗為10 mW；在1 MHz頻偏處的相位噪聲為一100 dBc／Hz。測(cè)試得到的VCO輸出頻譜如圖12所示，輸出功率相對(duì)較低，主要是由于對(duì)邦線的寄生電感和寄生電容估計(jì)出現(xiàn)偏差導(dǎo)致匹配電路沒有實(shí)現(xiàn)完全匹配，但這對(duì)VCO性能的測(cè)試沒有實(shí)質(zhì)的影響。

3 結(jié)論
    基于和艦0．18μmCMOS混合信號(hào)工藝設(shè)計(jì)了一款工作在3．7 GHz的LCVCO。本文著重論述了電感與射頻開關(guān)的設(shè)計(jì)，通過采用電容開關(guān)陣列的方式增加了VCO的工作范圍以補(bǔ)償PVT的變化所帶來的影響。測(cè)試結(jié)果表明，該VCO可用于鎖相環(huán)和頻率合成器。