ADC 并行比較型

1.轉(zhuǎn)換方式

直接轉(zhuǎn)換ADC。

2.電路結(jié)構(gòu)

3位并行比較型A/D轉(zhuǎn)換器原理電路如圖11.9.1所示。它由電阻分壓器、電壓比較器、寄存器及編碼器組成。

3.工作原理

圖中的8個(gè)電阻將參考電壓VREF分成8個(gè)等級(jí)，其中7個(gè)等級(jí)的電壓分別作為7個(gè)比較器 C1～C7 的參考電壓，其數(shù)值分別為VREF/15、3VREF/15&hellip;、13VREF/15。輸入電壓為v1，它的大小決定各比較器的輸出狀態(tài)，如當(dāng)0≤v1< VREF/15時(shí)，C7～C1的輸出狀態(tài)都為0;當(dāng)3VREF/15≤v1<5VREF/15時(shí)，比較器C6和C7的輸出CO6=CO7=1，余各比較器的狀態(tài)均為0。根據(jù)各比較器的參考電壓值， 可以確定輸入模擬電壓值與各比較器輸出狀態(tài)的關(guān)系。比較器的輸出狀態(tài)由D觸發(fā)器存儲(chǔ)，經(jīng)優(yōu)先編碼器編碼，得到數(shù)字量輸出。 優(yōu)先編碼器優(yōu)先級(jí)別最高是I7 ，最低的是I1。

設(shè)v1變化范圍是 0～VREF，輸出3位數(shù)字量為D2D1D0,3位并行比較型A/D轉(zhuǎn)換器的輸入、輸出關(guān)系如表10.2.1所示。

表11.9.1 3位并行A/D轉(zhuǎn)換器輸入與輸出關(guān)系對(duì)照表

4.特點(diǎn)

(1)由于轉(zhuǎn)換是并行的，其轉(zhuǎn)換時(shí)間只受比較器、觸發(fā)器和編碼電路延遲時(shí)間的限制，因此轉(zhuǎn)換速度最快。

(2)隨著分辨率的提高，元件數(shù)目要按幾何級(jí)數(shù)增加。一個(gè)n位轉(zhuǎn)換器，所用比較器的個(gè)數(shù)為2n-1，如8位的并行A/D轉(zhuǎn)換器就需要28-1=255個(gè)比較器。由于位數(shù)愈多，電路愈復(fù)雜，因此制成分辨率較高的集成并行A/D轉(zhuǎn)換器是比較困難的。

(3)精度取決于分壓網(wǎng)絡(luò)和比較電路。

(4)動(dòng)態(tài)范圍取決于VREF。

單片集成并行比較型A/D轉(zhuǎn)換器的產(chǎn)品很多，如AD公司的AD9012(TTL工藝，8位)、AD9002(ECL工藝，8位)、AD9020(TTL工藝，10位)等。

5.改進(jìn)方法

為了解決提高分辨率和增加元件數(shù)的矛盾，可以采取分級(jí)并行轉(zhuǎn)換的方法。10位分級(jí)并行A/D轉(zhuǎn)換原理如圖11.9.2所示。圖中輸入模擬信號(hào)v1，經(jīng)取樣-保持電路后分兩路，一路先經(jīng)第一級(jí)5位并行A/D轉(zhuǎn)換進(jìn)行粗轉(zhuǎn)換得到輸出數(shù)字量的高5位，另一路送至減發(fā)器，與高5位D/A轉(zhuǎn)換得到的模擬電壓相減。由于相減所得到的差值電壓小于1VLSB，為保證第二級(jí)A/D轉(zhuǎn)換器的轉(zhuǎn)換精度，將差值放大25=32倍，送第二級(jí)5位并行比較A/D轉(zhuǎn)換器，得到低5位輸出。這種方法雖然在速度上作了犧牲，卻使元件數(shù)大為減少，在需要兼顧分辨率和速度的情況下常被采用。