摘要：通用異步收發(fā)器UART常用于微機(jī)和外設(shè)之間的數(shù)據(jù)交換，針對(duì)UART的特點(diǎn)，提出了一種基于Ver4log HDL的UART設(shè)計(jì)方法。采用自頂向下的設(shè)計(jì)路線，結(jié)合狀態(tài)機(jī)的描述形式，使用硬件描述語言設(shè)計(jì)UART的頂層模塊及各個(gè)子模塊，從而使整個(gè)設(shè)計(jì)更加緊湊、可靠。同時(shí)采用參數(shù)化的設(shè)計(jì)方法，增強(qiáng)系統(tǒng)的可移植性。仿真結(jié)果表明，該系統(tǒng)可支持標(biāo)準(zhǔn)異步串行傳輸RS-232協(xié)議，可集成到FPGA芯片中使用。
關(guān)鍵詞：Verilog HDL；通用異步收發(fā)器(UART)；狀態(tài)機(jī)；仿真

    隨著微機(jī)應(yīng)用和計(jì)算機(jī)網(wǎng)絡(luò)的發(fā)展，計(jì)算機(jī)與外界之間的信息交換變得越來越重要，為了保證串行通信的正常進(jìn)行，提高串行通信的效率和CPU的利用率，在微機(jī)系統(tǒng)中采用專用的大規(guī)模集成電路來完成這些工作，這就是串行通信接口。通用異步接收發(fā)送器UART(Universal asynchronousreceiver／transmitter)主要用于控制設(shè)備之間的串行通信。廣泛應(yīng)用于調(diào)制解調(diào)器Modem、手持工業(yè)設(shè)備、條形碼閱讀器、測(cè)試設(shè)備、消費(fèi)產(chǎn)品與計(jì)算機(jī)PC、微處理器以及小型通信網(wǎng)絡(luò)之間的通信等。在SOC設(shè)計(jì)中，異步串行通信接口已成為不可缺少的一部分，它的性能優(yōu)劣將直接影響相應(yīng)電子系統(tǒng)的性能和指標(biāo)。

1 UART原理
    串行通信是指外部設(shè)備和計(jì)算機(jī)間使用一根數(shù)據(jù)線(另外需要地線，可能還需要控制線)進(jìn)行數(shù)據(jù)傳輸?shù)姆绞?。?shù)據(jù)在一根數(shù)據(jù)線上一位一位傳輸，每一位數(shù)據(jù)都占據(jù)一個(gè)固定的時(shí)間長度。與并行通信方式相比，串行通信方式的傳輸速度較慢，但這種通信方式使用的數(shù)據(jù)線少，在遠(yuǎn)距離通信中可以節(jié)約通信成本，因此得到了廣泛的應(yīng)用。
    基本的UART只需要發(fā)送和接收兩條數(shù)據(jù)線就可以完成數(shù)據(jù)的全雙工通信，其基本功能是在發(fā)送端將控制器通過總線傳過來的并行數(shù)據(jù)，以設(shè)定的格式，設(shè)定的頻率串行地傳輸出去，并同時(shí)在接收端將串行接收到的數(shù)據(jù)，轉(zhuǎn)換成相應(yīng)的并行數(shù)據(jù)發(fā)送出去。UART的基本幀格式如圖1所示。其中，起始位總是邏輯O狀態(tài)，停止位總是邏輯l狀態(tài)，其持續(xù)時(shí)間可選為1位、1．5位或2位，其數(shù)據(jù)位可為5、6、7、8位，校驗(yàn)位可根據(jù)需要選擇奇校驗(yàn)位，偶校驗(yàn)位或無校驗(yàn)位。

2 UART的設(shè)計(jì)
    現(xiàn)今復(fù)雜的數(shù)字系統(tǒng)的設(shè)計(jì)往往采用自頂向下的設(shè)計(jì)方案，利用層次化結(jié)構(gòu)化的方法，將一個(gè)設(shè)計(jì)方案劃分為若干模塊，在不同層次的模塊都可以進(jìn)行仿真，可以很方便地查看某一層次的代碼以改正仿真時(shí)發(fā)現(xiàn)錯(cuò)誤。在本設(shè)計(jì)中UART主要由波特率發(fā)生器、接收模塊、發(fā)送模塊3部分組成，并具有l(wèi)位停止位和無校驗(yàn)位。波特率發(fā)生器實(shí)現(xiàn)波特率的變換，利用外部時(shí)鐘信號(hào)產(chǎn)生一個(gè)所需波特率16倍的波特率時(shí)鐘，用來控制UART的接收與發(fā)送。接收模塊是用于接收串行信號(hào)，并將其轉(zhuǎn)化為并行數(shù)據(jù)；而發(fā)送模塊則將準(zhǔn)備輸出的并行數(shù)據(jù)按照UART的幀格式轉(zhuǎn)化為串行數(shù)據(jù)輸出。圖2為UART結(jié)構(gòu)圖。

2．1 波特率發(fā)生器
    波特率表示的是每秒鐘傳送的二進(jìn)制數(shù)據(jù)的位數(shù)，即單位時(shí)間內(nèi)傳送的信息量。在串行異步傳送中，常用到的波特率為1 200、2 400、4 800、9 600、19 200等。波特率發(fā)生器實(shí)際上是一個(gè)分頻器，主要是產(chǎn)生和。RS-232通信所采用的波特率同步的時(shí)鐘。由于串行數(shù)據(jù)幀與接收數(shù)據(jù)時(shí)鐘是異步的，所以存UART的接收端在什么時(shí)刻將數(shù)據(jù)移入寄存器，怎樣選擇可靠的采樣點(diǎn)是非常關(guān)鍵的。一般采用高速時(shí)鐘對(duì)串行數(shù)據(jù)采樣是非常有效的方法。在實(shí)際設(shè)計(jì)中，一般最大選擇16倍于波特率的時(shí)鐘頻率。實(shí)現(xiàn)波特率時(shí)鐘的基本思路就是設(shè)計(jì)一個(gè)計(jì)數(shù)器，該計(jì)數(shù)器工作在速度很高的系統(tǒng)時(shí)鐘下，通過總線寫入不同的數(shù)值到波特率發(fā)生器保持寄存器中，然后用計(jì)數(shù)器的方式生成所需要的各種波特率就能得到所需的波特率時(shí)鐘，仿真如圖3所示。

2．2 接收模塊
    接收模塊是整個(gè)UART的設(shè)計(jì)的重點(diǎn)，其主要功能是檢測(cè)數(shù)據(jù)的起始位，并對(duì)接收的數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，并將接收好的數(shù)據(jù)儲(chǔ)存等待微機(jī)處理。由于串行數(shù)據(jù)幀與接收數(shù)據(jù)時(shí)鐘是異步的，接收功能實(shí)現(xiàn)的關(guān)鍵是接收器與每個(gè)接收字符同步。要保證異步通信的雙方準(zhǔn)確無誤地交換信息，必須有效控制采集通信線路上的電平信號(hào)的時(shí)機(jī)。由異步串行通信的特點(diǎn)可知，接收同步是通過低電平起始位實(shí)現(xiàn)的。而為了保證采樣的正確性，采樣在數(shù)據(jù)位的中間進(jìn)行，并且接收單元采樣數(shù)據(jù)的頻率與發(fā)送單元發(fā)送數(shù)據(jù)的頻率相同，是波特率時(shí)鐘周期的16倍，這樣可以有效地降低由于時(shí)鐘不匹配而導(dǎo)致的誤采樣。接收模塊的設(shè)計(jì)主要由狀態(tài)機(jī)實(shí)現(xiàn)其核心功能，采用獨(dú)熱編碼方式，雖然獨(dú)熱編碼多用了兩個(gè)觸發(fā)器，但所用組合電路可節(jié)省一些，使電路的速度和可靠性有顯著提高。控制接收器的起始／停止位檢測(cè)，接收數(shù)據(jù)的計(jì)數(shù)，移位寄存的功能。狀態(tài)機(jī)分為5個(gè)狀態(tài)，分別為：IDEL，CENTER，WAIT，SAMPLE，STOP。狀態(tài)轉(zhuǎn)換圖如圖4所示。

    1)IDLE狀態(tài) 系統(tǒng)被復(fù)位后，接收狀態(tài)機(jī)進(jìn)入IDLE狀態(tài)，等待起始位到來，輸入數(shù)據(jù)在空閑時(shí)保持為1，當(dāng)輸入由“l(fā)”跳變?yōu)椤?”時(shí)，狀態(tài)機(jī)跳轉(zhuǎn)到CENTER狀態(tài)。
    2)CENTER狀態(tài) 啟動(dòng)起始位檢測(cè)電路，為排除噪聲干擾，狀態(tài)機(jī)等待8個(gè)脈沖，如果數(shù)據(jù)線上仍為低電平，則狀態(tài)機(jī)跳轉(zhuǎn)到WAIT狀態(tài)，并啟動(dòng)采樣電路。如果是噪聲干擾，則轉(zhuǎn)入IDLE態(tài)。
    3)WAIT狀態(tài) 狀態(tài)機(jī)WAIT狀態(tài)，判斷數(shù)據(jù)接收是否完畢，若未完成采樣，則轉(zhuǎn)入SAMPLE狀態(tài)進(jìn)行數(shù)據(jù)位的采樣檢測(cè)，同時(shí)啟動(dòng)位計(jì)數(shù)器，用來控制數(shù)據(jù)接收的位數(shù)。無論停止位是幾位，狀態(tài)機(jī)只對(duì)停止位作一次采樣。接收完畢，轉(zhuǎn)入STOP狀態(tài)。
    4)SAMPLE狀態(tài) 在此狀態(tài)對(duì)串口輸入數(shù)據(jù)進(jìn)行采樣，每次采樣均位于數(shù)據(jù)位的中心。并每接收完一位數(shù)據(jù)，狀態(tài)機(jī)轉(zhuǎn)入WAIT狀態(tài)。
    5)STOP狀態(tài) 接收停止位，完成一個(gè)數(shù)據(jù)幀的接收，并將rec_ready置為1，表明收據(jù)接收完畢，待微機(jī)讀取。其仿真結(jié)果如圖5所示。

2．3 發(fā)送模塊
    發(fā)送模塊的設(shè)計(jì)相對(duì)簡單，其功能是將要發(fā)送的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，并且在輸出的串行數(shù)據(jù)流中加入起始位和停止位。發(fā)送器首先將要發(fā)送的8位數(shù)據(jù)寄存，并在最低位后添加起始位‘0’，在最高位前添加停止位‘l’，組成10位要發(fā)送的數(shù)據(jù)，然后根據(jù)UART內(nèi)核模塊的計(jì)數(shù)值將相應(yīng)的數(shù)據(jù)送入移位寄存器輸入端。UART內(nèi)核模塊輸出的計(jì)數(shù)值是從0依次計(jì)到9，即先將要發(fā)送數(shù)據(jù)的最低位送入移位寄存器。仿真結(jié)果如圖6所示。

2．4 UART各個(gè)模塊的整合
    在各模塊功能實(shí)現(xiàn)的基礎(chǔ)上，把它們有機(jī)地整合在一起，使波特率發(fā)生器能夠按照UART通訊的要求正常工作，接收模塊和發(fā)送模塊能夠根據(jù)各自的復(fù)位信號(hào)使整合模塊具有發(fā)送或接收功能。仿真結(jié)果如圖7所示。

3 結(jié)束語
    本文介紹了基于Verilog HDL設(shè)計(jì)的UART模塊，采樣點(diǎn)選擇可靠，其可以準(zhǔn)確判斷接收數(shù)據(jù)的起始，接收器與接收數(shù)據(jù)實(shí)現(xiàn)同步，串行數(shù)據(jù)能被準(zhǔn)確接收，并通過在ModelSim下的仿真，可下載至可編程邏輯器件中實(shí)現(xiàn)UART功能。