EDA中的總體組裝的VHDL源程序系統(tǒng)的有關(guān)仿真
[導(dǎo)讀]如圖1～如圖5是系統(tǒng)中有關(guān)模塊的仿真，請讀者結(jié)合有關(guān)程序進(jìn)行仿真結(jié)果的分析。經(jīng)分析上述的有關(guān)仿真結(jié)果，可知對應(yīng)模塊的VHDL程序設(shè)計是正確的。
如圖1 ADZHKZ的仿真結(jié)果圖(未加去毛刺進(jìn)程前)
如圖2 ADZHKZ的仿真
如圖1～如圖5是系統(tǒng)中有關(guān)模塊的仿真，請讀者結(jié)合有關(guān)程序進(jìn)行仿真結(jié)果的分析。經(jīng)分析上述的有關(guān)仿真結(jié)果，可知對應(yīng)模塊的VHDL程序設(shè)計是正確的。 如圖1 ADZHKZ的仿真結(jié)果圖(未加去毛刺進(jìn)程前)
如圖2 ADZHKZ的仿真結(jié)果圖(口了去毛刺進(jìn)程后)
如圖3 SJYSCL的仿真結(jié)果圖
如圖4 DAZHKZ的仿真結(jié)果圖
如圖5 JPXSKZ的仿真結(jié)果圖
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