隨著現(xiàn)場(chǎng)可編程門陣列(FPGA)已發(fā)展成為真正的可編程系統(tǒng)級(jí)芯片，利用這些芯片設(shè)計(jì)印制電路板(PCB)的任務(wù)變得愈加復(fù)雜。要完全實(shí)現(xiàn)FPGA 的功能，需要對(duì)PCB 板進(jìn)行精心設(shè)計(jì)。

采用高速FPGA 進(jìn)行設(shè)計(jì)時(shí)，在板開(kāi)發(fā)之前和開(kāi)發(fā)期間對(duì)若干設(shè)計(jì)問(wèn)題進(jìn)行考慮是十分重要的。由于I/O 的信號(hào)的快速切換會(huì)導(dǎo)致噪聲產(chǎn)生、信號(hào)反射、串?dāng)_、EMI 問(wèn)題，所以設(shè)計(jì)時(shí)必須注意：

（一）電源過(guò)濾和分布
所有電路板和器件上干凈、平臺(tái)分布電源Vcc 可以減少系統(tǒng)噪聲。

濾除由供電源處產(chǎn)生的低頻（<1kHz）噪聲，建議就近供電源入口處放置100uF 的電解電容；若使用電壓調(diào)整器，直接放置電容到最終給器件供電的Vcc 處。電容不經(jīng)濾除供電源產(chǎn)生的低頻噪聲，而且也能為許多輸出切換同時(shí)發(fā)生時(shí)提供額外的電流。

另一種濾除供電源噪聲的方法是串入一個(gè)鐵氧體磁珠，并就近磁珠放置一個(gè)10uf～100uF 的旁路電容。一個(gè)合理的終端、布局、濾波的設(shè)計(jì)不需要磁珠，使用一個(gè)0 歐姆的電阻取代即可。

為了濾除器件中的高頻噪聲，建議就近Vcc 和GND 放置退耦電容。

電源分布也會(huì)影響系統(tǒng)噪聲?？偩€分布的電源和電源面（獨(dú)立電源層）都會(huì)散布電源到PCB 中。通常兩層板的電源采用總線分布式，PCB 的密度限制了走線寬度，電源總線有DC 阻抗，總線上最后的元件接收到Vcc 可能會(huì)被削減了最多0.5V。因此，建議使用獨(dú)立的電源層傳播電源，可以有效降低DC阻抗。

關(guān)于模擬電源和數(shù)字電源，如果無(wú)法做到使用獨(dú)立的層，那么應(yīng)該進(jìn)行電源平面的切割。圖2 就是PLL 電源供電隔離的例子。

減少電源分布產(chǎn)生的系統(tǒng)噪聲：
1.為平坦式電源分布使用獨(dú)立的模擬電源供電；
2.PLL 電源供電避免走線和多信號(hào)層；
3.靠近PLL 電源供電面仿真一個(gè)地層面；
4.只能把模擬和數(shù)字元件放置在它們相應(yīng)的地平面上；
5.使用磁珠隔離PLL 供電源和數(shù)字供電源。

（二）傳輸線和信號(hào)走線
快速切換導(dǎo)致噪聲產(chǎn)生、信號(hào)反射、串?dāng)_、地反彈的不同程度，取決于PCB 原材料結(jié)構(gòu)特性。PCB 板的介電常數(shù)Er，
決定了信號(hào)在板上的傳輸速率，下面的公式即介電常數(shù)和信號(hào)傳播速率的關(guān)系（C=光速=3&mes;(10 的8 次方)m/s）：
Vp= C/(Er 開(kāi)根號(hào))
計(jì)算信號(hào)在PCB 板上的傳播延時(shí)Tpd=l/Vp 。
一條信號(hào)走線是采樣集總線還是分布線取決于信號(hào)切換時(shí)間（Tr）是否大于4 被的Tpd 。
集總線：Tr > 4 &mes; Tpd
分布線：Tr < 4 &mes; Tpd

微波傳輸線和帶狀傳輸線的走線如下：

（三）時(shí)鐘信號(hào)布線
推薦以下的時(shí)鐘布線技巧：
1.避免過(guò)多的繞轉(zhuǎn)，時(shí)鐘走線應(yīng)該盡可能的走直線；
2.盡量讓時(shí)鐘信號(hào)只走一個(gè)信號(hào)層；
3.時(shí)鐘信號(hào)傳輸中避免打過(guò)孔，因?yàn)檫^(guò)孔會(huì)導(dǎo)致阻抗變化和反射；
4.以微波傳輸線方式走時(shí)鐘信號(hào)線（頂層更合適）；
5.靠近外層布地面以最小化噪聲干擾，如果你使用內(nèi)層走時(shí)鐘信號(hào)，使用地平面夾著一減少延時(shí)；
6.合適的終結(jié)時(shí)鐘信號(hào)線。

（四）差分信號(hào)走線
推薦以下的差分信號(hào)走線技巧：
1.保證圖中的D > 2S 以最小化串?dāng)_；
2.在信號(hào)離開(kāi)器件后，盡可能的靠近兩條差分信號(hào)對(duì)，最小化信號(hào)反射；
3.在兩條差分信號(hào)對(duì)的整個(gè)走線過(guò)程中保持恒定的距離；
4.保持兩條差分信號(hào)對(duì)的走線長(zhǎng)度一致，最小化偏斜和相位差異；
5.避免使用過(guò)孔，最小化匹配阻抗和感應(yīng)系數(shù)。

（五）阻抗匹配和終端設(shè)計(jì)
為了消除信號(hào)反射，源阻抗Zs 必須等于走線阻抗Zo，也必須等于負(fù)載阻抗ZL。負(fù)載阻抗通常會(huì)高于走線阻抗，走線阻抗高于源阻抗。為了消除信號(hào)反射，串入或者并入一些電阻達(dá)到ZL 或Zs 與Zo 相匹配。

并行方式很多，下面介紹常用的串行匹配方式。串行匹配電阻主要是為了削弱次級(jí)反射。經(jīng)驗(yàn)值推薦為33 歐姆。例如我們常在時(shí)鐘信號(hào)的走線上串入一個(gè)33 歐姆的電阻。

（六）串?dāng)_
串?dāng)_是指并行走線之間有害的耦合。兩種類型的串?dāng)_：前向（電容性的）和后向（感應(yīng)性的）。前向串?dāng)_主要是由于兩個(gè)長(zhǎng)的并行信號(hào)之間的相互電容導(dǎo)致，其中一個(gè)信號(hào)跳變時(shí)會(huì)影響另一個(gè)信號(hào)線。后向串?dāng)_常發(fā)生在磁性區(qū)域，其中
一個(gè)信號(hào)對(duì)另一個(gè)信號(hào)的影響。

下圖是并行走線的長(zhǎng)度與串?dāng)_程度的關(guān)系。

為了有效減低并行走線間的串?dāng)_，必須保證兩個(gè)并行走線的信號(hào)的中心距離大于4 倍的走線寬度，如下圖。

此外，如果它們之間的走線距離無(wú)法得到保證，那么拉近地面與并行走線信號(hào)間的距離也可以有效削弱串?dāng)_的影響。下面是不同的地平面與信號(hào)間的距離對(duì)信號(hào)串?dāng)_的影響程度。

（七）EMI 問(wèn)題和調(diào)試
印制電路板引起的電磁干擾與電流或電壓隨時(shí)間的變化，以及電路的串聯(lián)電感直接成比例。高效的電路板設(shè)計(jì)有可能把EMI 最小化，但不一定完全消除。消除“入侵者”或“熱”信號(hào)，以及適當(dāng)參考接地平面發(fā)送信號(hào)，也有助于減少EMI。最后，采用當(dāng)今市場(chǎng)很常見(jiàn)的表面貼裝元件也是減少EMI 的一種方法。

調(diào)試和測(cè)試復(fù)雜的高速PCB 設(shè)計(jì)已越來(lái)越困難，因?yàn)槟承﹤鹘y(tǒng)的板調(diào)試方法， 比如測(cè)試探針和“ 針床式(Bed-of-nails)”測(cè)試儀，可能不適用于這些設(shè)計(jì)。這種新型的高速設(shè)計(jì)可以利用具有系統(tǒng)內(nèi)編程功能的JTAG 測(cè)試工具和FPGA 可能帶有的內(nèi)建自測(cè)試功能。設(shè)計(jì)人員應(yīng)該使用相同的指導(dǎo)方針來(lái)設(shè)置JTAG 測(cè)試時(shí)鐘輸入(TCK)信號(hào)作為系統(tǒng)時(shí)鐘。此外，把一個(gè)器件的測(cè)試數(shù)據(jù)輸出和另一個(gè)器件的測(cè)試數(shù)據(jù)輸入之間的JTAG 掃描鏈線跡長(zhǎng)度減至最短也是相當(dāng)重要的。

上述幾點(diǎn)結(jié)合起來(lái)就可以實(shí)現(xiàn)一個(gè)具有穩(wěn)定的可制造性的可靠設(shè)計(jì)。所有這些因素的仔細(xì)考量，加上正確的仿真和分析，就可以把電路板原型中發(fā)生意外的可能性降至最小，并將有助于減輕電路板開(kāi)發(fā)項(xiàng)目的壓力。