摘 要： 針對(duì)諧波污染問題，設(shè)計(jì)并實(shí)現(xiàn)了一種由上、下位機(jī)組成的并聯(lián)型有源電力濾波器。以TMS320C5416 DSP為核心的下位機(jī)控制模塊為背景，重點(diǎn)介紹了CPLD對(duì)其外圍器件的邏輯接口設(shè)計(jì)，主要包括外圍器件的片選和讀寫控制、DSP的中斷管理和時(shí)鐘信號(hào)的分頻處理等。開發(fā)軟件使用QuartusⅡ，通過硬件描述語言VHDL對(duì)其功能進(jìn)行描述，并在波形編輯器中完成邏輯時(shí)序的仿真。
關(guān)鍵詞： DSP；CPLD；VHDL；時(shí)序仿真

隨著電力電子技術(shù)的飛速發(fā)展，電力電子裝置的應(yīng)用日益廣泛，引起的諧波污染問題也越來越受到人們的關(guān)注。為了提高電能質(zhì)量，抑制諧波污染，一條基本思路就是裝設(shè)諧波補(bǔ)償裝置[1]。由于傳統(tǒng)的LC濾波器易受電網(wǎng)阻抗和運(yùn)行狀態(tài)影響，容易與系統(tǒng)產(chǎn)生并聯(lián)諧振而且只能補(bǔ)償固定頻率諧波，所以有源電力濾波器已經(jīng)成為諧波補(bǔ)償?shù)囊环N新的發(fā)展趨勢。有源電力濾波器能夠?qū)Σ煌l率的諧波和變化的無功功率進(jìn)行補(bǔ)償，同時(shí)為了滿足諧波檢測的實(shí)時(shí)性、準(zhǔn)確性要求，多采用以高速數(shù)字信號(hào)處理見長的DSP作為系統(tǒng)CPU。但是DSP只有兩個(gè)I/O口，與多個(gè)外圍器件的接口擴(kuò)展受到限制，所以本文采用CPLD設(shè)計(jì)了DSP系統(tǒng)的組合邏輯電路，實(shí)現(xiàn)與外圍器件的接口擴(kuò)展和時(shí)序配合,并在QuartusⅡ波形編輯器中完成了系統(tǒng)的時(shí)序分析。
1 系統(tǒng)總體設(shè)計(jì)
　本系統(tǒng)是并聯(lián)有源電力濾波器，主要治理電流諧波，采用上、下位機(jī)的設(shè)計(jì)形式。下位機(jī)控制電路以TMS320C5416 DSP為核心，實(shí)現(xiàn)現(xiàn)場數(shù)據(jù)采集，諧波的實(shí)時(shí)檢測與補(bǔ)償、無功功率補(bǔ)償和簡單的數(shù)據(jù)顯示功能；上位機(jī)采用工控機(jī)并利用Visual C++和SQL Server集成開發(fā)軟件，實(shí)現(xiàn)電網(wǎng)數(shù)據(jù)的存儲(chǔ)和進(jìn)一步分析處理。系統(tǒng)總體框圖如圖1所示。