低介電常數(shù)材料在超大規(guī)模集成電路工藝中的應用

時間：2018-09-25 09:00:09

關鍵字：工藝常數(shù) 集成電路

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[導讀]趙智彪，許志，利定東（應用材料中國公司，上海浦東張江高科技園區(qū)張江路368號，201203）摘要：本文概述了低介電常數(shù)材料（Low k Materials）的特點、分類及其在集成電路工藝中的應用。指出了應用低介電常數(shù)材料的必

趙智彪，許志，利定東（應用材料中國公司，上海浦東張江高科技園區(qū)張江路368號，201203）

摘要：本文概述了低介電常數(shù)材料（Low k Materials）的特點、分類及其在集成電路工藝中的應用。指出了應用低介電常數(shù)材料的必然性，最后舉例說明了低介電常數(shù)材料依然是當前集成電路工藝研究的重要課題，并展望了其發(fā)展前景。

關鍵詞：低介電常數(shù)材料，集成電路工藝

中圖分類號：TN304 文獻標識碼：A 文章編號：1003-353X(2004)02-0004-031

1引言

半導體集成電路技術的飛速發(fā)展推動了新材料、新技術的不斷進步，也使得半導體工業(yè)成長為工業(yè)界不可忽視的力量。隨著線寬的不斷減小、晶體管密度的不斷提升，越來越多的人把目光投向了低介電常數(shù)材料在超大規(guī)模集成電路中的應用。當 Intel，IBM，AMD，Motorola，Infineon，TSMC以及UMC等公司相繼宣布將在0.13 mm及其以下的技術中使用低介電常數(shù)材料時，對低介電常數(shù)材料（Low k materials）及其工藝集成的研究，就逐漸成為半導體集成電路工藝的又一重要分支。

在集成電路工藝中，有著極好熱穩(wěn)定性、抗?jié)裥缘亩趸瑁⊿iO2）一直是金屬互聯(lián)線路間使用的主要絕緣材料。而金屬鋁（Al）則是芯片中電路互聯(lián)導線的主要材料。然而，隨著集成電路技術的進步，具有高速度、高器件密度、低功耗以及低成本的芯片越來越成為超大規(guī)模集成電路制造的主要產(chǎn)品。此時，芯片中的導線密度不斷增加，導線寬度和間距不斷減小，互聯(lián)中的電阻（R）和電容（ C）所產(chǎn)生的寄生效應越來越明顯。圖1是集成工藝技術與信號傳輸延遲的關系。由圖可見，隨著集成工藝技術的提高（線寬的減?。?，由互聯(lián)引起的信號延遲也就成為制約芯片性能提升的重要因素。

當器件尺寸小于0.25mm后，克服阻容遲滯（RC Delay）而引起的信號傳播延遲、線間干擾以及功率耗散等，就成為集成電路工藝技術發(fā)展不可回避的課題。金屬銅（Cu）的電阻率（～1.7μΩ·cm）比金屬鋁的電阻率（～2.7μΩ·cm）低約40%。因而用銅線替代傳統(tǒng)的鋁線就成為集成電路工藝發(fā)展的必然方向。如今，銅線工藝已經(jīng)發(fā)展成為集成電路工藝的重要領域。與此同時，低介電常數(shù)材料替代傳統(tǒng)絕緣材料二氧化硅也就成為集成電路工藝發(fā)展的又一必然選擇。

2低介電常數(shù)材料的特點及分類

低介電常數(shù)材料大致可以分為無機和有機聚合物兩類。目前的研究認為,降低材料的介電常數(shù)主要有兩種方法:其一是降低材料自身的極性,包括降低材料中電子極化率(electronic polarizability),離子極化率(ionic polarizability)以及分子極化率（dipolar polarizability）[2]。在分子極性降低的研究中,人們發(fā)現(xiàn)單位體積中的分子密度對降低材料的介電常數(shù)起著重要作用。下式為分子極性與介電常數(shù)的 Debye方程[3]：

式中，εr為材料的介電常數(shù)，ε0為真空介電常數(shù)，αe，αd分別為電子極化和分子形變極化，N為分子密度?？梢?，材料分子密度的降低有助于介電常數(shù)的降低。這就是第二種降低介電常數(shù)的方法：增加材料中的空隙密度，從而降低材料的分子密度。

針對降低材料自身極性的方法，目前在0.18μm技術工藝中廣泛采用在二氧化硅中摻雜氟元素形成FSG（氟摻雜的氧化硅）來降低材料的介電常數(shù)。氟是具有強負電性的元素，當其摻雜到二氧化硅中后，可以降低材料中的電子與離子極化，從而使材料的介電常數(shù)從4.2降低到3.6左右[4]（本文所提及的低介電常數(shù)材料并不包含F(xiàn)SG，而是指介電常數(shù)比3.6更低的絕緣材料）。為進一步降低材料的介電常數(shù)，人們在二氧化硅中引入了碳（C）元素：即利用形成Si-C及C-C鍵所聯(lián)成的低極性網(wǎng)絡來降低材料的介電常數(shù)。例如無定形碳薄膜的研究，其材料的介電常數(shù)可以降低到3.0以下[5]。

針對降低材料密度的方法，其一是采用化學氣相沉積（CVD）的方法在生長二氧化硅的過程中引入甲基（-CH3）,從而形成松散的SiOC:H薄膜，也稱CDO（碳摻雜的氧化硅）,其介電常數(shù)在3.0左右。其二是采用旋壓方法（spin-on）將有機聚合物作為絕緣材料用于集成電路工藝。這種方法兼顧了形成低極性網(wǎng)絡和高空隙密度兩大特點，因而其介電常數(shù)可以降到2.6以下。但致命缺點是機械強度差，熱穩(wěn)定性也有待提高。

表1列出介電常數(shù)為2.6-3.0的低介電常數(shù)材料的制備方法、產(chǎn)品名稱及其提供商[6]。

3低介電常數(shù)材料在集成電路工藝中的應用

近十年來，半導體工業(yè)界對低介電常數(shù)材料的研究日益增多，材料的種類也五花八門（參見表1）。然而這些低介電常數(shù)材料能夠在集成電路生產(chǎn)工藝中應用的速度卻遠沒有人們想象的那么快。其主要原因是許多低介電常數(shù)材料并不能滿足集成電路工藝應用的要求。圖2是不同時期半導體工業(yè)界預計低介電常數(shù)材料在集成電路工藝中應用的前景預測。

由圖2可見，早在1997年，人們就認為在2003年，集成電路工藝中將使用的絕緣材料的介電常數(shù)（k值）將達到1.5。然而隨著時間的推移,這種樂觀的估計被不斷更新。到2003年,國際半導體技術規(guī)劃（ITRS 2003[7]）給出低介電常數(shù)材料在集成電路未來幾年的應用，其介電常數(shù)范圍已經(jīng)變成2.7~3.1。

造成人們的預計與現(xiàn)實如此大差異的原因是，在集成電路工藝中，低介電常數(shù)材料必須滿足諸多條件,例如：足夠的機械強度（mechanical strength）以支撐多層連線的架構、高楊氏系數(shù)（Young's modulus）、高擊穿電壓（breakdown voltage>4MV/cm)、低漏電(leakage current＜10-9 at 1MV/cm)、高熱穩(wěn)定性（thermal stability ＞450oC)、良好的粘合強度(adhesion strength)、低吸水性（low moisture uptake）、低薄膜應力（low film stress）、高平坦化能力（planarization）、低熱漲系數(shù)（coefficient of thermal expansion）以及與化學機械拋光工藝的兼容性（compatibility with CMP process）等等。能夠滿足上述特性的完美的低介電常數(shù)材料并不容易獲得。例如，薄膜的介電常數(shù)與熱傳導系數(shù)往往就呈反比關系。因此，低介電常數(shù)材料本身的特性就直接影響到工藝集成的難易度。

目前在超大規(guī)模集成電路制造商中，TSMC、 Motorola、AMD以及NEC等許多公司為了開發(fā)90nm及其以下技術的研究，先后選用了應用材料公司（Applied Materials）的Black Diamond 作為低介電常數(shù)材料。該材料采用PE-CVD技術[8] ，與現(xiàn)有集成電路生產(chǎn)工藝完全融合，并且引入BLOk薄膜作為低介電常數(shù)材料與金屬間的隔離層，很好的解決了上述提及的諸多問題，是目前已經(jīng)用于集成電路商業(yè)化生產(chǎn)為數(shù)不多的低介電常數(shù)材料之一。

4 結束語

低介電常數(shù)材料在集成電路工藝中的應用，已經(jīng)成為眾多半導體集成電路提供商當前面臨的重要課題。不同集成工藝方案的研究就是最典型的例子。圖3給出對低介電常數(shù)材料，雙鑲嵌結構的四種刻蝕工藝方案。不同的刻蝕工藝方案選用的工藝流程不同，遇到的工藝集成問題也各不相同。但可以預計，在未來的不斷深入地研究和實踐中，各種工藝集成的優(yōu)、缺點將被逐步篩選和組合，并最終發(fā)展起適合低介電常數(shù)材料的集成工藝。從而推動使集成電路技術跨入新紀元。