在電子電路的設(shè)計與應(yīng)用中，確保電源進入集成電路(IC)的穩(wěn)定性至關(guān)重要。電源去耦作為一種關(guān)鍵技術(shù)手段，對于維持電源進入 IC 各點的低阻抗發(fā)揮著不可或缺的作用。無論是模擬集成電路，如放大器和轉(zhuǎn)換器，還是混合信號器件，像 ADC 和 DAC，亦或是數(shù)字 IC，例如 FPGA，它們的正常工作都與電源的穩(wěn)定性緊密相連。

電源穩(wěn)定性對 IC 性能的影響

模擬集成電路，如放大器和轉(zhuǎn)換器，通常具有至少兩個或更多的電源引腳。對于單電源器件，其中一個引腳一般連接到地。而像 ADC 和 DAC 這類混合信號器件，可能存在模擬和數(shù)字電源電壓以及 I/O 電壓;數(shù)字 IC 如 FPGA，也可能具備多個電源電壓，如內(nèi)核電壓、存儲器電壓和 I/O 電壓。IC 數(shù)據(jù)手冊詳細規(guī)定了每路電源的允許范圍，包括推薦工作范圍和最大絕對值，嚴格遵守這些限制是保證器件正常工作和防止損壞的必要條件。

然而，即使電源電壓的微小變化仍處于推薦工作范圍內(nèi)，若由噪聲或電源紋波引起，也可能導致器件性能下降。以放大器為例，電源的微小變化會致使輸入和輸出電壓產(chǎn)生相應(yīng)的微小變化。放大器對電源電壓變化的靈敏度常用電源抑制比(PSRR)來量化，它被定義為電源電壓變化與輸出電壓變化的比值。典型的高性能放大器(如 OP1177)的 PSR 隨頻率以大約 6dB/8 倍頻程(20dB/10 倍頻程)的速率下降。盡管在直流情況下 PSRR 可達 120dB，但在較高頻率下會迅速降低，此時電源線路上的無用能量會越來越多地直接耦合至輸出。若放大器驅(qū)動負載，且電源軌上存在無用阻抗，負載電流將調(diào)制電源軌，進而增加交流信號中的噪聲和失真。

對于數(shù)據(jù)轉(zhuǎn)換器和其他混合信號 IC，雖然數(shù)據(jù)手冊中可能未明確給出實際的 PSRR，但其性能同樣會因電源上的噪聲而降低。電源噪聲對數(shù)字電路也會產(chǎn)生多方面的影響，如降低邏輯電平噪聲容限，引發(fā)因時鐘抖動導致的時序錯誤等。

電源去耦的原理與作用

為解決電源穩(wěn)定性問題，適當?shù)木植咳ヱ钤?PCB 設(shè)計中極為關(guān)鍵。在典型的 4 層 PCB 中，通常包含接地層、電源層、頂部信號層和底部信號層。表面貼裝 IC 的接地引腳通過引腳上的過孔直接連接到接地層，以最大程度減少接地連接中的無用阻抗。電源軌一般位于電源層，并連接到 IC 的各個電源引腳。IC 內(nèi)產(chǎn)生的電流用 IT 表示，當電流流過走線阻抗 Z 時，會引起電源電壓 VS 的變化。根據(jù) IC 的 PSR，這種變化會導致多種性能降低問題。

通過在電源引腳和接地層之間，使用盡可能短的連接方式，連接適當類型的局部去耦電容，能夠最大程度降低對功率噪聲和紋波的靈敏度。去耦電容猶如一個瞬態(tài)電流的電荷庫，它將瞬態(tài)電流直接分流到地，從而在 IC 上維持恒定的電源電壓。雖然回路電流路徑通過接地層，但由于接地層阻抗較低，回路電流一般不會產(chǎn)生顯著的誤差電壓。

高頻去耦電容必須盡可能靠近芯片，否則，連接走線的電感將對去耦的有效性產(chǎn)生負面影響。在理想配置中，電源引腳和接地連接都應(yīng)盡可能短。低頻噪聲去耦通常采用電解電容(典型值為 1μF 至 100μF)，作為低頻瞬態(tài)電流的電荷庫。同時，將低電感表面貼裝陶瓷電容(典型值為 0.01μF 至 0.1μF)直接連接到 IC 電源引腳，可有效抑制高頻電源噪聲。需要注意的是，所有去耦電容必須直接連接到低電感接地層才會發(fā)揮作用，并且此連接需要短走線或過孔，以將額外串聯(lián)電感降至最低。

去耦電容的選擇與應(yīng)用

去耦電容的選擇并非隨意為之，而是需要綜合考慮多個因素。首先，要根據(jù)電路的工作頻率和噪聲特性來確定電容的類型和容值。對于低頻噪聲去耦，一般選用 1μF 至 100μF 的電解電容;對于高頻噪聲去耦，則選擇 0.01μF 至 0.1μF 的低電感表面貼裝陶瓷電容。大多數(shù) IC 數(shù)據(jù)手冊在應(yīng)用部分會給出推薦的電源去耦電路，嚴格遵循這些建議是確保器件正常工作的重要保障。

實際的電容器存在一些寄生參數(shù)，如等效串聯(lián)電阻(ESR)和等效串聯(lián)電感(ESL)或寄生電感。等效串聯(lián)電感無法完全消除，只要存在引線，就必然會產(chǎn)生寄生電感。從磁場能量變化的角度來看，當電流發(fā)生變化時，磁場能量隨之改變，但能量不會瞬間躍變，從而表現(xiàn)出電感特性。寄生電感會延緩電容電流的變化，電感越大，電容充放電阻抗越大，反應(yīng)時間也就越長。等效串聯(lián)電阻同樣不可避免，因為制作電容的材料并非超導體。

電容還存在自諧振頻率，在該頻率點，電容的容性阻抗矢量與感性阻抗之差為 0，總阻抗最小，呈現(xiàn)純電阻特性。自諧振頻率是區(qū)分電容呈容性還是感性的分界點，高于此頻率時，電容的退耦作用將下降。因此，在使用電容進行電源去耦時，必須關(guān)注其自諧振頻率，確保其工作在有效頻率范圍內(nèi)。電容的自諧振頻率值與電容值及等效串聯(lián)電感值相關(guān)，可通過查看器件手冊獲取該參數(shù)，進而確定電容的適用范圍。

此外，電容的品質(zhì)因數(shù)(Q 值)也是一個重要參數(shù)。在諧振時，電容和電感上兩端的電壓有效值相等，品質(zhì)因數(shù) Q 與電容和電感的參數(shù)密切相關(guān)。Q 值影響電路的頻率選擇性，Q 值越高，在一定頻偏下電流下降越快，諧振曲線越尖銳，電路的選擇性也就越好。

在電路板上，通常會放置一些大電容，如鉭電容或電解電容。這類電容具有較低的 ESL，但 ESR 較高，因此 Q 值較低，不過它們擁有很寬的有效頻率范圍，非常適合用于板級電源濾波。當電容安裝到電路板上后，會引入額外的寄生參數(shù)，導致諧振頻率發(fā)生偏移。所以，在計算系統(tǒng)參數(shù)時，應(yīng)關(guān)注電容安裝后的實際表現(xiàn)，即安裝諧振頻率，而非自諧振頻率。

PCB 布局與布線對去耦效果的影響

在 PCB 布局與布線過程中，諸多因素會對去耦效果產(chǎn)生影響。去耦電容應(yīng)盡可能貼近 IC 電源引腳，以實現(xiàn)最短路徑連接，從而減小環(huán)路電感。同時，使用多個過孔并聯(lián)可降低地 / 電源平面阻抗，避免長走線，因為長導線會引入寄生電感，削弱高頻去耦效果。

在分層退耦設(shè)計中，板級可采用大容量電解電容(如 100μF)應(yīng)對低頻波動;模塊級使用陶瓷電容組(如 10μF + 0.1μF)覆蓋中高頻;芯片級則將 0.01μF 至 1μF 的電容直接靠近 IC 引腳。合理設(shè)計電源平面也至關(guān)重要，應(yīng)使用完整地平面和低阻抗電源平面，并對敏感電路(如 RF 與數(shù)字部分)的電源域進行分割。

在實際應(yīng)用中，還可將退耦電容與壓敏電阻協(xié)同使用。壓敏電阻置于電源輸入端，用于吸收雷擊、浪涌等高壓瞬態(tài)能量;退耦電容分布在 IC 附近，抑制高頻噪聲和局部電壓波動。其聯(lián)合布局示例為：電源輸入 → (壓敏電阻) → (大容量電解電容) → (穩(wěn)壓器) → (退耦電容網(wǎng)絡(luò)) → IC。

為確保去耦網(wǎng)絡(luò)的有效性，可借助電源完整性(PI)工具(如 Sigrity、HyperLynx)進行仿真驗證。通過頻域阻抗匹配，保證退耦網(wǎng)絡(luò)在目標頻段內(nèi)的阻抗低于系統(tǒng)要求(如 < 1Ω@100MHz)。在噪聲敏感路徑上串聯(lián)鐵氧體磁珠，可進一步增強高頻濾波效果。

在射頻電路中，退耦電容能夠抑制本振泄漏和雜散輻射;在混合信號系統(tǒng)中，通過退耦可有效隔離模擬與數(shù)字地噪聲。總之，電源去耦是保障電子系統(tǒng)穩(wěn)定性的基礎(chǔ)設(shè)計環(huán)節(jié)，需要在理論計算的基礎(chǔ)上，結(jié)合實際測量進行優(yōu)化調(diào)整，以實現(xiàn)最佳的電源穩(wěn)定性和 IC 性能。