數字信號測試作為VLSI芯片測試的基礎，已經是一項應用十分廣泛的技術。各個EDA供應商、ATE供應商都有著十分成熟的解決方案，包括功能測試仿真向量的產生，轉換和實際測試操作，以及芯片的AC/DC參數測試。作為高速信號測試的基礎和芯片測試的基石，我們將在本文中介紹通用的數字信號測試技術、難點和各種解決方案，為下一次文章介紹的高速信號測試拋磚引玉。

數字信號測試中最基本的是功能測試，也就是模擬芯片在實際工作中的狀態(tài)，輸入一系列的信號，在輸出端檢測輸出信號是否和預測的正常輸出相符。以最簡單的存儲器單元為例，輸入時鐘、寫信號、地址、數據，然后再輸入讀信號、地址，最后在輸出端觀察輸出的數據是否正確。

要將功能測試實際應用在ATE上，需要首先有正確的功能仿真測試向量(包括輸入向量和希望的輸出向量)，然后轉換為ATE的測試程序。運行程序時，測試通道向芯片發(fā)出驅動波形，比較實際輸出向量和希望的輸出向量，得出Pass/Fail的結果。

隨著VLSI的規(guī)模越來越大，內部的功能越來越復雜，功能測試也越來越復雜，其帶來的結果是測試向量深度的增加。一顆芯片的測試程序通常會有許多個功能測試向量，以模擬不同的工作狀態(tài)，測試不同的功能模塊。這些向量都會被加載在測試向量內存中，以順序或并發(fā)方式被執(zhí)行。在實際生產過程中，由于內存大小限制，加載一段向量，測試一段向量，再加載一段向量的做法會使測試成本大為增加，所以大小合適并且可以很容易升級的是衡量ATE系統的一個重要指標。隨著DFT掃描測試的應用，許多芯片測試要求的向量深度已經超過 20M,有些甚至達到100M。

功能測試日趨復雜帶來的另一個問題就是調試的困難。最直接簡便的調試方法莫如將實際得到的波形與預期波形進行比較，以確定問題的狀況，找出原由。下圖所示的就是在SmarTest軟件中的Tim ing Diagram工具。在這個頁面中我們可以看到上部的5個輸入波形(包括一個pin group輸入的數據)和7個輸出管腳的波形。這里的每個波形都是測試通道實際在我們選擇的10個cycle中得到的波形，包括每個比較沿和每個脈沖的上升、下降沿的形狀，并且可以對時刻、輸出電壓進行測量。通過這樣的波形與預期波形，甚至EDA工具的仿真波形比較，就可以得出是邏輯錯誤、電氣特性問題或其他原因導致的功能測試失敗。

隨著SOC設計的日益推廣，越來越多不同速度的IP被集成到同一顆芯片中。從高速的PCI Express, USB2.0到基本的SDRAM, PCI，測試一顆包含從33Mbps到2.5Gbps如此大速度范圍的芯片對 ATE提出了從功能到成本的一系列要求，也帶來了從硬件到軟件的一系列挑戰(zhàn)。在硬件上要求每一個通道都能測試如此大的速度范圍必然帶來昂貴的測試成本，所以比較好的解決方法就是根據芯片的要求靈活的配置機臺，高速、低速測試通道可以存在于同一平臺上，做到channel mixing。在軟件上，不同IP的時鐘頻率不同，為了方便調試、節(jié)省測試向量內存，可以采用multi-port的技術，針對不同的port采用不同的時鐘頻率進行轉換、測試，同時也可以與其他ports一同進行并行測試(concurrent test)。

數字信號芯片的DC參數測試主要是測量芯片管腳的電氣特性。常用的測試項目包括:連接性、輸入漏電、高阻抗漏電、輸出電流電壓等。以常用的輸出電壓為例，它主要測試管腳的帶負載能力。在輸出為低時，灌入電流，測量輸出電壓。隨著灌入電流的提高，輸出電壓也會提高。是否能在一定的負載(灌入電流)下，輸出電壓保持在一定的范圍內，可以衡量這個管腳的電氣特性是否合格。

如果要同時測量多個輸出管腳的電氣特性，需要兩個條件：(1)合適的功能測試向量將這些輸出管腳同時設置到一定的輸出狀態(tài);(2)每個輸出管腳對應的測試通道都有獨立的驅動、測試能力或者PMU(parametric measurement unit)。

數字信號芯片的測試除了上述的功能測試、 DC參數測試外還有AC參數、功耗測試等種種項目，這些內容將在之后的文章中介紹。幾乎所有 VLSI芯片的測試都離不開數字信號測試，所以盡管數字信號測試已經十分成熟，但仍是學習芯片測試的基礎。