我們在用allegro進行PCB設(shè)計完成以后，都需要對一組傳輸?shù)目偩€進行時序等長，在做時序等長的時候，分為絕對傳輸延遲與相對傳輸延遲。絕對傳輸延遲，顧名思義，信號傳輸在PCB設(shè)計中都是有一個走線的長度，我們通過設(shè)置這個信號線傳輸?shù)淖畲笾蹬c最小值，來實現(xiàn)等長的方法，就稱之為絕對傳輸延遲。一般情況下如果信號是從一個點傳輸?shù)搅硪粋€點，中間沒有任何的串阻、串容，這個絕對傳輸延遲的方法還是非常有效而卻直觀的。具體在PCB中設(shè)置絕對傳輸延遲的方法如下所示：

第一步，打開規(guī)則管理器，執(zhí)行菜單命令Setup-Constraints，在下拉菜單中選擇Constraint Manager，如圖5-90所示，進入到規(guī)則管理器中；

圖5-90 規(guī)則管理器示意圖

第二步，進入規(guī)則管理器以后，在CM左側(cè)的目錄欄中選擇Net，在Routing中選擇Total Etch Length，如圖5-91所示，設(shè)置信號的線的總長度；

圖5-91 設(shè)置絕對長度示意圖

第三步，進入到右邊欄，對需要做等長的信號線，創(chuàng)建好Bus，在Total Etch Length中輸入最小值、最大值即可，如圖5-92所示，每一組的信號線都會跟這個對比產(chǎn)生相對應(yīng)的誤差，按這個誤差做等長即可；

圖5-92 設(shè)置絕對長度最大值最小值示意圖

第四步，回到PCB界面，如果需要做等長的信號線沒有滿足最小值或者最大值的要求，都會報相對應(yīng)的DRC錯誤，用于提醒工程師做等長設(shè)計。

上述，就是在Allegro軟件中，如何設(shè)置絕對傳輸延遲的方法解析。