器件的良率在很大程度上依賴于適當(dāng)?shù)墓に囈?guī)格設(shè)定和對制造環(huán)節(jié)的誤差控制，在單元尺寸更小的先進(jìn)節(jié)點(diǎn)上就更是如此。過去為了識別和防止工藝失效，必須要通過大量晶圓的制造和測試來收集數(shù)據(jù)，然后對采集到的數(shù)據(jù)進(jìn)行相關(guān)性分析，整個過程費(fèi)時且昂貴。如今半導(dǎo)體虛擬制造工具（例如SEMulator3D®）的出現(xiàn)改變了這一現(xiàn)狀，讓我們可以在“虛擬”環(huán)境下完成以上實(shí)驗(yàn)。甚至在硅材料中進(jìn)行工藝實(shí)驗(yàn)之前，虛擬制造就可以用于了解工藝之間的相互影響和工藝步驟靈敏度以實(shí)現(xiàn)最大化良率。本文將通過一個簡單示例來演示如何通過虛擬制造來提升7nm節(jié)點(diǎn)特定結(jié)構(gòu)的良率，其中使用到的技術(shù)包括失效分類、良率預(yù)測和工藝窗口優(yōu)化。

良率提升與失效分類

A． 失效分類定義

邊緣定位誤差是導(dǎo)致后段制程良率損失的主要失效模式[1]。下面用簡單實(shí)例說明，假設(shè)M1由金屬A（MA）和金屬B（MB）組成【通常由LELE（光刻-刻蝕-光刻-刻蝕），或自對準(zhǔn)雙重圖形化技術(shù)（SADP）工藝產(chǎn)生】，而接觸孔（VC）被設(shè)計連接到MB。

金屬關(guān)鍵尺寸CD（或SADP工藝中的心軸CD）或VC CD或金屬至VC的套準(zhǔn)精度存在工藝誤差，會引起因通孔和金屬層之間產(chǎn)生邊緣定位誤差而導(dǎo)致的良率損失。

如下失效分類分別對應(yīng)不同的CD和套準(zhǔn)誤差組合（見圖1）：

1. 高接觸電阻（HR）：VC和MB接觸面積過小

2. VC-MA漏電（VML）：VC至MA的距離過小

3. MA-MB漏電（MML）：MA至MB的距離過小

4. VC-MB開路（VMO）：VC未接觸MB，兩者之間沒有重疊

5. VC-MA短路（VMS）：VC接觸MA，兩者之間有部分重疊

圖1. 分類圖示（a）合格，（b）HR，（c）VML，（d）MML，（e）VMO，（f）VMS

B．結(jié)構(gòu)構(gòu)建與校準(zhǔn)，以及失效模式生成與識別

為了演示如何通過虛擬制造提高良率，現(xiàn)構(gòu)建一個7nm的 VC和M1工藝。在生成并校準(zhǔn)虛擬工藝結(jié)構(gòu)之后，執(zhí)行一系列虛擬量測步驟。圖2展示了在虛擬結(jié)構(gòu)上相應(yīng)的測量位置，根據(jù)測量結(jié)果，可以將當(dāng)前失效納入相應(yīng)的失效分類。

圖2 虛擬測量（結(jié)構(gòu)檢索）（a）VA-MA最小接觸面積，（b）VA-MB最小距離，（c）MA-MB最小距離，（d）VB-MB最大接觸面積

基于特定的規(guī)格和規(guī)則，可以根據(jù)測量結(jié)果自動實(shí)現(xiàn)失效模式分類。

C．良率預(yù)測和失效模式排行

在實(shí)際的制造過程中，心軸/通孔 CD和套準(zhǔn)精度等工藝參數(shù)被控制在以目標(biāo)值為中心一定寬度的范圍內(nèi)分布。通過SEMulator3D可自動執(zhí)行實(shí)驗(yàn)設(shè)計（DOE）并生成和收集由用戶定義的平均值和范圍寬度/標(biāo)準(zhǔn)差。根據(jù)收集的數(shù)據(jù)和預(yù)先設(shè)定的良率規(guī)則，即可計算出合格率或良率（即在特定輸入條件下，通過合格次數(shù)與檢驗(yàn)總次數(shù)的比率）。 用戶還可以根據(jù)生成的測量結(jié)果與失效規(guī)則做對比，對失效進(jìn)行自定義分類。

我們首先確定了MCD（心軸CD）、VCD（通孔CD）、SPT（側(cè)墻厚度）和MVO（軸心-VCX軸方向套準(zhǔn)精度）的均值移動范圍及其分布寬度，之后執(zhí)行實(shí)驗(yàn)設(shè)計，用蒙特卡洛模擬方法執(zhí)行3000次虛擬實(shí)驗(yàn)測試。圖3（a, b）為四種不同輸入條件下的失效類別匯總條形圖和良率匯總表，通過這些圖表可以看出特定輸入條件下發(fā)生各種失效的概率大小并由此判斷出各類失效模式對良率的影響。

圖3. 特定MCD/ VCD/ MVO條件下的良率情況。（a）失效模式條形圖，（b）良率匯總

D． 工藝窗口優(yōu)化

在工藝開發(fā)過程中，開展上述分析可能會引發(fā)一系列其他問題，例如預(yù)測所得的良率是否合理？是否可通過調(diào)整規(guī)格均值獲得更高的良率？放寬工藝分布寬度要求的同時能否保持良率？如果無法達(dá)到滿意的良率結(jié)果，是否可以通過收緊分布寬度以達(dá)到目標(biāo)良率，以及收緊程度如何？要回答上述問題就要用到SEMulator3D中的工藝窗口優(yōu)化（PWO）功能。該功能可以自動搜索具有固定分布寬度的均值組合，然后再根據(jù)所收集的數(shù)據(jù)得出最高良率（合格率）的最佳工藝窗口。

表1 所示為工藝參數(shù)優(yōu)化前，優(yōu)化后，優(yōu)化后+收緊SPT厚度條件下的良率及其對應(yīng)的工藝窗口。通過該表可以看出，只需優(yōu)化工藝規(guī)格均值即可將良率從48.4％提高至96.6％，接下來只需進(jìn)一步收緊SPT分布寬度值即可獲得99％的目標(biāo)良率。

表1.不同輸入條件下的良率匯總表

結(jié)論

本文探討了如何通過虛擬制造提高良率。文中實(shí)例采用了因邊緣定位誤差導(dǎo)致VC-M1良率損失的7nm 6T SRAM模型，采用的技術(shù)包括結(jié)構(gòu)構(gòu)建、模型校準(zhǔn)、虛擬量測、失效分類、良率預(yù)測和工藝窗口優(yōu)化。分析結(jié)果表明通過工藝窗口優(yōu)化功能和收緊規(guī)格要求可以將良率從48.4％提高到99.0％?？梢钥闯觯摂M制造可廣泛應(yīng)用于各種良率提升研究，而這些研究的結(jié)果將推動半導(dǎo)體工藝和技術(shù)的發(fā)展。