以下內(nèi)容中，小編將對(duì)ADI的LTC6953時(shí)鐘分配 IC的相關(guān)內(nèi)容進(jìn)行著重介紹和闡述，希望本文能幫您增進(jìn)對(duì)時(shí)鐘分配IC的了解，和小編一起來看看吧。

一、LTC6953時(shí)鐘分配 IC概述

首先，我們來看看LTC6953時(shí)鐘分配 IC的基本信息。

LTC6953 是一款高性能、超低抖動(dòng)的 JESD204B/JESD204C 時(shí)鐘分配 IC。LTC6953 的 11 個(gè)輸出可配置為最多 5 個(gè) JESD204B/JESD204C subclass 1 器件時(shí)鐘 / SYSREF 對(duì)以及一個(gè)通用輸出，或者就是 11 個(gè)面向非 JESD204B/JESD204C 應(yīng)用的通用時(shí)鐘輸出。每個(gè)輸出都有自己的可個(gè)別編程分頻器和輸出驅(qū)動(dòng)器。所有輸出也可以采用個(gè)別的粗略半周期數(shù)字延遲和精細(xì)模擬時(shí)間延遲實(shí)現(xiàn)同步，并設(shè)定為精確的相位對(duì)齊。

對(duì)于需要 11 個(gè)以上總輸出的應(yīng)用，可以使用 EZSync 或 ParallelSync 同步協(xié)議將多個(gè) LTC6953 與 LTC6952 和 LTC6955 連接在一起。

時(shí)鐘分配器的目的是獲取頻率為fIN的輸入時(shí)鐘信號(hào)，并以相同的頻率或從輸入頻率中除掉的某個(gè)其他頻率值產(chǎn)生多個(gè)新的時(shí)鐘信號(hào)。 通過同步過程，可以相對(duì)于其他時(shí)鐘分別調(diào)整每個(gè)輸出時(shí)鐘的相位。

二、LTC6953時(shí)鐘分配 IC部分引腳說明

LTC6953時(shí)鐘分配 IC的引腳有很多，在這里僅對(duì)部分引腳予以介紹，其它引腳說明還請(qǐng)大家自行參考ADI官方文檔。

Pin 1：串行端口芯片選擇。 當(dāng)驅(qū)動(dòng)為低電平時(shí)，此CMOS輸入啟動(dòng)串行端口通信突發(fā)，驅(qū)動(dòng)回高電平時(shí)，結(jié)束該突發(fā)。

Pin 2：用于同步/ SYSREF請(qǐng)求功能和串行端口的3.15V至3.45V正電源引腳。 該引腳應(yīng)使用一個(gè)0.01pF陶瓷電容直接旁路到接地層，并盡可能靠近該引腳。

Pins 34，33：輸出信號(hào)。 輸出分頻器經(jīng)過緩沖，并以差分方式顯示在這些引腳上。輸出每側(cè)具有50Ω(典型值)的輸出電阻(差分100Ω)。 傳輸線的遠(yuǎn)端通常在輸出兩端連接100Ω終端。

Pin 39：輸入電路的3.15V至3.45V正電源引腳。該引腳應(yīng)使用一個(gè)0.01pF陶瓷電容直接旁路到接地層，并盡可能靠近該引腳。

Pin 40：芯片關(guān)閉引腳。 當(dāng)連接到GND時(shí)，此CMOS輸入將禁用芯片中的所有模塊。 該功能與串行接口中的PDALL相同。

Pins 47，48：同步或SYSREF請(qǐng)求輸入。 SRQMD位將此差分或單端輸入定義為EZSync請(qǐng)求或SYSREF請(qǐng)求。 它可以用作差分輸入，或者EZS_SRQ–可以連接到由單端CMOS信號(hào)驅(qū)動(dòng)的GND和EZS_SRQ +。

Pin 51：串行端口數(shù)據(jù)輸出。 CMOS三態(tài)輸出在讀取通信突發(fā)期間顯示來自串行端口的數(shù)據(jù)?？梢赃x擇在接地端連接一個(gè)大于200kΩ的電阻，以防止輸出懸空。

三、數(shù)字和模擬輸出延遲

同步功能允許每個(gè)輸出分頻器的開始時(shí)間被延遲到數(shù)字延遲位(DDELx)中，該值以?個(gè)輸入周期表示。模擬延遲模塊(ADELx)可用于調(diào)整由非理想PCB布線引起的信號(hào)時(shí)序差異。 這對(duì)于優(yōu)化JREF204B / C應(yīng)用中SYSREF與器件時(shí)鐘的建立和保持時(shí)間非常有效。與數(shù)字延遲不同，增加模擬延遲會(huì)對(duì)抖動(dòng)性能產(chǎn)生不利影響。盡可能將模擬延遲添加到SYSREF路徑，以最大程度地減少對(duì)設(shè)備時(shí)鐘的影響。例如，如果SYSREF / Clock對(duì)中的SYSREF信號(hào)到達(dá)目標(biāo)設(shè)備的時(shí)間太晚，則最好在設(shè)備時(shí)鐘上添加一個(gè)數(shù)字延遲代碼，然后在SYSREF上添加模擬延遲，以便將其帶入目標(biāo)設(shè)備。 更接近設(shè)備時(shí)鐘。

四、輸入緩沖區(qū)

LTC6953時(shí)鐘分配 IC的輸入緩沖器的頻率范圍是DC至4.5GHz。 該緩沖器具有250Ω的片上差分輸入端接部分，如果需要的話，可以為外部匹配網(wǎng)絡(luò)提供一定的靈活性。

五、EZS_SRQ INPUT

LTC6953時(shí)鐘分配 IC的EZS_SRQ輸入緩沖區(qū)控制同步請(qǐng)求和SYSREF請(qǐng)求。 所有連接都必須是直流耦合的，可以是差分CML或LVPECL，帶電平轉(zhuǎn)換網(wǎng)絡(luò)的差分LVDS或到EZS_SRQ +輸入引腳的單端1.8V至3.3V CMOS(EZS_SRQ–必須接地，用于CMOS驅(qū)動(dòng)器)。

以上便是小編此次帶來的有關(guān)LTC6953時(shí)鐘分配 IC的全部內(nèi)容，十分感謝大家的耐心閱讀，想要了解更多相關(guān)內(nèi)容，或者更多精彩內(nèi)容，請(qǐng)一定關(guān)注我們網(wǎng)站哦。