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[導(dǎo)讀]以前學(xué)STM32的時(shí)候就知道了倍頻這個(gè)概念。開發(fā)板上外接8M晶振,但是STM32主頻卻能跑72M,這離不開鎖相環(huán)(PLL)的作用。之后在使用FPGA的時(shí)候,直接有PLL這個(gè)IP核提供給我們使用,實(shí)現(xiàn)自己想要的頻率。但是當(dāng)我們使用的時(shí)候,鎖相環(huán)倍頻的原理我們清楚嗎?下面就來簡要分析下倍頻的原理

首先,我們需要了解下鎖相環(huán)的組成。鎖相環(huán)是由一個(gè)鑒相器(PD)、低通濾波器(LPF)和壓控振蕩器(VCO)組成。結(jié)構(gòu)圖如下:


鎖相環(huán)倍頻

PLL需要有一個(gè)參考頻率fi。輸出頻率為fo,參考頻率與輸出頻率同時(shí)送入鑒相器。鑒相器的作用是檢測輸入信號和輸出信號的相位差,并將檢測出的相位差信號轉(zhuǎn)換成uD(t)電壓信號輸出。當(dāng)輸出信號的頻率與輸入信號的頻率相等時(shí),輸出電壓與輸入電壓保持固定的相位差值,即輸出電壓與輸入電壓的相位被鎖住,這就是鎖相環(huán)的名稱由來。轉(zhuǎn)換后的電壓信號經(jīng)低通濾波器濾波后形成壓控振蕩器的控制電壓uC(t),對振蕩器輸出信號的頻率實(shí)施控制。壓控振蕩器(VCO)的控制特性如下:


鎖相環(huán)倍頻

當(dāng)VCO的輸入電壓為0時(shí),即輸出頻率fo=fi。

那么是如何實(shí)現(xiàn)倍頻的呢?其實(shí)就是對輸出fo作N分頻,即fN,將分頻后的頻率送入鑒相器中與參考頻率進(jìn)行比較。當(dāng)PLL進(jìn)入鎖定狀態(tài)時(shí),輸出頻率fo就實(shí)現(xiàn)了倍頻,此時(shí)fo=N*fi。

換句話說:

輸入4MHZ基準(zhǔn)頻率倍頻到40M,并不是說把4M×10倍后輸出,而是這樣的:

輸入4M后,鎖相環(huán)會產(chǎn)生一個(gè)大致的頻率比如35M,經(jīng)過分頻后35M÷10倍=3.5M,顯然3.5

比4M要小,說明了這個(gè)頻率太低,那么提高頻率,38M,除以10后3.8仍然比4小,繼續(xù)提升

,當(dāng)然這是很快的過程。一段時(shí)間后,提升到4M,發(fā)現(xiàn)這時(shí)已經(jīng)與基準(zhǔn)輸入相等了,那么說

明10倍分頻之前確實(shí)是40M,那么就可以把這個(gè)40MHZ信號就可以放心大膽的使用了。40M

分頻只是成4M只是為了與基準(zhǔn)的4M相比較,不足則提升頻率。

輸出波行與輸入波形相位一致,在很多場合特別是數(shù)字電路很重要,這也是鎖相環(huán)這名字的來歷

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