（全球TMT2021年10月27日訊）世芯電子設(shè)計(jì)研發(fā)副總裁?James Huang?表示，世芯電子將視為摩爾定律極具成本效益的延伸。

世芯靈活的商業(yè)模式是芯粒和先進(jìn)封裝的實(shí)現(xiàn)的關(guān)鍵。這種靈活性最大限度地提高了內(nèi)部工程專業(yè)知識(shí)和ASIC設(shè)計(jì)的兼容性。

在臺(tái)積電 2021 年開放創(chuàng)新平臺(tái)的技術(shù)演講中，James Huang 強(qiáng)調(diào)，芯粒和先進(jìn)封裝提供了與單片 SoC 相比具有競爭力的成本結(jié)構(gòu)，同時(shí)保持了相近的性能和功耗。

James Huang 引用了兩項(xiàng)對(duì)芯粒/封裝發(fā)展至關(guān)重要的技術(shù)：一種是臺(tái)積電的 3DFabric 和 CoWos? 組合技術(shù)。 另一個(gè)是世芯的 APLink 芯粒間互聯(lián) I/0。

APLink 芯粒間互聯(lián) I/0 支持多個(gè)芯粒之間的高速數(shù)據(jù)交換。APLink 1.0 的目標(biāo)是臺(tái)積電的 12 納米工藝，而 APLink 2.0 的目標(biāo)為7納米工藝。5納米工藝的APLink 3.0目前正在進(jìn)行測試芯片結(jié)果評(píng)估，已達(dá)到目標(biāo)線速。APLink1.0和2.0的線路速率分別為1Gbps和4Gbps。

超越眼前的視野，James Huang 向與會(huì)者展示了未來的高峰。在詳細(xì)介紹 APLink 4.0 時(shí)，他透露了以 3 納米為目標(biāo)的芯粒間互聯(lián) IP。

APLink 4.0 的互連將采用以標(biāo)準(zhǔn)內(nèi)核電壓運(yùn)行的源同步 I/O 總線。每個(gè) PHY 模塊以 12Tbps 的速度運(yùn)行，每條 DQ 線路的速度高達(dá) 16Gbps，但只有 5 納秒的延遲。這些規(guī)格能支持可靠的系統(tǒng)操作。

APlink 4.0 IP 將支持北/南和東/西方向以及對(duì)稱的 PHY 布局排列，這最大限度地減少芯粒間互聯(lián)的信號(hào)線長度。

“真正將未來變?yōu)楝F(xiàn)實(shí)的是一種靈活的商業(yè)模式，它更符合未來技術(shù)創(chuàng)新需求?！盝ames Huang 指出。

在實(shí)現(xiàn)多芯粒系統(tǒng)設(shè)計(jì)時(shí)，世芯與客戶的合作模式提供多個(gè)起始點(diǎn)，包含產(chǎn)品規(guī)格制訂、SoC 設(shè)計(jì)或系統(tǒng)調(diào)試與量產(chǎn)等合作起始點(diǎn)。