在編程語言中，相反于在不同類型之間的顯式轉換，我們稱隱式或者臨時的轉換為弱類型轉換。舉個栗子，對于verilog的bit向量，或者integral類型，適當地增加或者減小數值的位寬就是一種弱類型轉換。如果你將一個7bit的數據和一個8bit的數據相加，verilog會在7bit數據的最高位前面填充1bit的0，并且返回一個8bit的結果。相反，如果使用的是VHDL，你必須顯式地聲明7bit數前的1bit填充，或者將8bit的數截斷，因為你需要保證你的表達式的兩個數位寬相等。

除開極少數的例外，在systemverilog里面其它的類型轉換都遵守強類型轉換的規(guī)則。強類型轉換指的是在不同類型之間的顯式轉換或者強制類型轉換。理解systemverilog中的等價類型是理解使用import還是`include的關鍵。

除開繼承，systemverilog僅使用類型的名稱來判斷class是否是等價的。再舉個栗子，假設我定義class A和class B如下：

class A; int i; endclass : A

class B; int i; endclass : B

盡管它們的內容結構完全一樣，systemverilog還是會認為這兩個class不是等價的，因為它們的class name不一樣。class name不僅僅只是只是A和B，它還包含了類定義時聲明的作用范圍。當你在package內定義了一個class，這個package的名字將會作為前綴添加在class name前面。

package P; class A; int i; endclass : A A a1; endpackage : P

package Q; class A; int i; endclass : A A a1; endpackage : Q

現在我們有了關于class A的兩個定義，一個叫P::A，另一個叫Q::A。因此變量P::a1和Q::a1是不同的類型。我們使用`include語句重寫上面的栗子，得到的結果仍然是一樣的——兩個不同的類定義。

File A.sv	File P.sv	File Q.sv
class A; int i; endclass : A	package P; `include “A.sv" A a1; endpackage : P	package Q; `include “A.sv" A a1; endpackage : Q

在package里面，采用`include的方式添加了class A的定義，但是這樣你得到的仍然是class A的兩種定義。`include只是文本的一種快捷復制粘貼方式而已。而采用import方式不會重復復制文本，它會擴大定義的作用范圍。

File A.sv	File P.sv	File R.sv	File S.sv
class A; int i; endclass : A	package P; `include “A.sv" endpackage : P	package R; import P::A; A a1; endpackage : R	package S; import P::A; A a1; endpackage : S

class A在package P里面聲明（有且僅有package P聲明了），因此變量R::a1和S::a1是同一種類型，都是P::A的類型。事實上class A通過`include的方式添加到package里面，這件事情只發(fā)生了一次，一旦`include進去的文本被展開，就和File A.sv沒有什么關系了。

當你編譯時提示你類型不兼容時，盡管它們看起來似乎是一樣的。那么你就需要確認類型作用的范圍。在module內定義的class會把module例化名稱作為類型的前綴。所以相同的module例化多份，結果是會創(chuàng)建多個不同的class name，且全部不兼容。