SystemVerilog中package import和`include方式的差異
[導(dǎo)讀]我們經(jīng)常遇到的問(wèn)題就是:我應(yīng)該怎么加載我定義的class,是用import的方式還是`include的方式?為了解答這個(gè)問(wèn)題,首先應(yīng)該對(duì)systemverilog的類(lèi)型機(jī)制有更多的了解,特別是強(qiáng)弱類(lèi)型轉(zhuǎn)換機(jī)制(strongandweaktyping)。在編程語(yǔ)言中,相反于在不同類(lèi)...
我們經(jīng)常遇到的問(wèn)題就是:我應(yīng)該怎么加載我定義的class,是用import的方式還是`include的方式?
為了解答這個(gè)問(wèn)題,首先應(yīng)該對(duì)systemverilog的類(lèi)型機(jī)制有更多的了解,特別是強(qiáng)弱類(lèi)型轉(zhuǎn)換機(jī)制(strong and weak typing)。
在編程語(yǔ)言中,相反于在不同類(lèi)型之間的顯式轉(zhuǎn)換,我們稱(chēng)隱式或者臨時(shí)的轉(zhuǎn)換為弱類(lèi)型轉(zhuǎn)換。舉個(gè)栗子,對(duì)于verilog的bit向量,或者integral類(lèi)型,適當(dāng)?shù)卦黾踊蛘邷p小數(shù)值的位寬就是一種弱類(lèi)型轉(zhuǎn)換。如果你將一個(gè)7bit的數(shù)據(jù)和一個(gè)8bit的數(shù)據(jù)相加,verilog會(huì)在7bit數(shù)據(jù)的最高位前面填充1bit的0,并且返回一個(gè)8bit的結(jié)果。相反,如果使用的是VHDL,你必須顯式地聲明7bit數(shù)前的1bit填充,或者將8bit的數(shù)截?cái)啵驗(yàn)槟阈枰WC你的表達(dá)式的兩個(gè)數(shù)位寬相等。
除開(kāi)極少數(shù)的例外,在systemverilog里面其它的類(lèi)型轉(zhuǎn)換都遵守強(qiáng)類(lèi)型轉(zhuǎn)換的規(guī)則。強(qiáng)類(lèi)型轉(zhuǎn)換指的是在不同類(lèi)型之間的顯式轉(zhuǎn)換或者強(qiáng)制類(lèi)型轉(zhuǎn)換。理解systemverilog中的等價(jià)類(lèi)型是理解使用import還是`include的關(guān)鍵。
除開(kāi)繼承,systemverilog僅使用類(lèi)型的名稱(chēng)來(lái)判斷class是否是等價(jià)的。再舉個(gè)栗子,假設(shè)我定義class A和class B如下:
盡管它們的內(nèi)容結(jié)構(gòu)完全一樣,systemverilog還是會(huì)認(rèn)為這兩個(gè)class不是等價(jià)的,因?yàn)樗鼈兊腸lass name不一樣。class name不僅僅只是只是A和B,它還包含了類(lèi)定義時(shí)聲明的作用范圍。當(dāng)你在package內(nèi)定義了一個(gè)class,這個(gè)package的名字將會(huì)作為前綴添加在class name前面。
現(xiàn)在我們有了關(guān)于class A的兩個(gè)定義,一個(gè)叫P::A,另一個(gè)叫Q::A。因此變量P::a1和Q::a1是不同的類(lèi)型。我們使用`include語(yǔ)句重寫(xiě)上面的栗子,得到的結(jié)果仍然是一樣的——兩個(gè)不同的類(lèi)定義。
在package里面,采用`include的方式添加了class A的定義,但是這樣你得到的仍然是class A的兩種定義。`include只是文本的一種快捷復(fù)制粘貼方式而已。而采用import方式不會(huì)重復(fù)復(fù)制文本,它會(huì)擴(kuò)大定義的作用范圍。
class A在package P里面聲明(有且僅有package P聲明了),因此變量R::a1和S::a1是同一種類(lèi)型,都是P::A的類(lèi)型。事實(shí)上class A通過(guò)`include的方式添加到package里面,這件事情只發(fā)生了一次,一旦`include進(jìn)去的文本被展開(kāi),就和File A.sv沒(méi)有什么關(guān)系了。
當(dāng)你編譯時(shí)提示你類(lèi)型不兼容時(shí),盡管它們看起來(lái)似乎是一樣的。那么你就需要確認(rèn)類(lèi)型作用的范圍。在module內(nèi)定義的class會(huì)把module例化名稱(chēng)作為類(lèi)型的前綴。所以相同的module例化多份,結(jié)果是會(huì)創(chuàng)建多個(gè)不同的class name,且全部不兼容。
為了解答這個(gè)問(wèn)題,首先應(yīng)該對(duì)systemverilog的類(lèi)型機(jī)制有更多的了解,特別是強(qiáng)弱類(lèi)型轉(zhuǎn)換機(jī)制(strong and weak typing)。
除開(kāi)極少數(shù)的例外,在systemverilog里面其它的類(lèi)型轉(zhuǎn)換都遵守強(qiáng)類(lèi)型轉(zhuǎn)換的規(guī)則。強(qiáng)類(lèi)型轉(zhuǎn)換指的是在不同類(lèi)型之間的顯式轉(zhuǎn)換或者強(qiáng)制類(lèi)型轉(zhuǎn)換。理解systemverilog中的等價(jià)類(lèi)型是理解使用import還是`include的關(guān)鍵。
除開(kāi)繼承,systemverilog僅使用類(lèi)型的名稱(chēng)來(lái)判斷class是否是等價(jià)的。再舉個(gè)栗子,假設(shè)我定義class A和class B如下:
| class A; int i; endclass : A | class B; int i; endclass : B |
| package P; class A; int i; endclass : A A a1; endpackage : P | package Q; class A; int i; endclass : A A a1; endpackage : Q |
| File A.sv | File P.sv | File Q.sv |
| class A; int i; endclass : A | package P; `include “A.sv" A a1; endpackage : P | package Q; `include “A.sv" A a1; endpackage : Q |
| File A.sv | File P.sv | File R.sv | File S.sv |
| class A; int i; endclass : A | package P; `include “A.sv" endpackage : P | package R; import P::A; A a1; endpackage : R | package S; import P::A; A a1; endpackage : S |
當(dāng)你編譯時(shí)提示你類(lèi)型不兼容時(shí),盡管它們看起來(lái)似乎是一樣的。那么你就需要確認(rèn)類(lèi)型作用的范圍。在module內(nèi)定義的class會(huì)把module例化名稱(chēng)作為類(lèi)型的前綴。所以相同的module例化多份,結(jié)果是會(huì)創(chuàng)建多個(gè)不同的class name,且全部不兼容。





