摘　要： 在介紹基本CORDIC算法原理的基礎(chǔ)上，介紹了其改進(jìn)的并行算法原理。對(duì)并行CORDIC算法進(jìn)行了詳細(xì)敘述，并且使用Verilog HDL描述了該算法。通過模塊復(fù)用，并且采用兩相門控時(shí)鐘等方法，節(jié)省了FPGA資源，保持了信號(hào)的同步性。最后在Quartus II下進(jìn)行了綜合、仿真，取得了良好的仿真結(jié)果。
　　關(guān)鍵詞： CORDIC BBR MAR FPGA

　　CORDIC(Coordinated Rotation Digital Computer)，即協(xié)調(diào)旋轉(zhuǎn)數(shù)字計(jì)算機(jī)，可廣泛應(yīng)用于基本函數(shù)的計(jì)算，如DSP、FFT、DCT等技術(shù)函數(shù)的計(jì)算。CORDIC算法是Jack Volder于1959年首先提出的。為了擴(kuò)展可解決的基本函數(shù)個(gè)數(shù)，J.Walter于1971年提出了統(tǒng)一的CORDIC算法(The Unified Cordic Algorithms)；2004年，Tso-Bing Juang等又提出了一種改進(jìn)的并行的CORDIC算法，該改進(jìn)的算法主要運(yùn)用BBR(Binary-To-Bipolar Recoding)和MAR(Microrotation Angle Recoding)，大大提高了CORDIC算法的迭代速度，并且達(dá)到了很高的精度。隨著可編程邏輯器件規(guī)模的增大和應(yīng)用范圍的擴(kuò)大，使得利用硬件電路實(shí)現(xiàn)該算法成為可能并具有良好的應(yīng)用價(jià)值。
1 CORDIC算法原理
　　CORDIC算法可分為旋轉(zhuǎn)(rotation)和定向(vectoring)兩種方式，還可分為圓形坐標(biāo)、雙曲線坐標(biāo)和線形坐標(biāo)三種方式，圓形坐標(biāo)下旋轉(zhuǎn)方式的原理公式如下：
　　
　　式中，{x_i,y_i}和{x_i+1,y_i+1}分別表示旋轉(zhuǎn)前后的向量，σ_i∈{-1,1}表示每次旋轉(zhuǎn)的方向。
　　從公式可知，該運(yùn)算只有移位和相加(相減)運(yùn)算。為了獲得σ_i的值，需另設(shè)一個(gè)變量z_i表示每次旋轉(zhuǎn)后的角度與目標(biāo)角度的差值，然后利用公式z_i+1=z_i-σ_i·arctan(2-i)進(jìn)行計(jì)算。根據(jù)Jack Volder的推導(dǎo)，經(jīng)過n次迭代，最終可以得到迭代公式如下：
　　
　　通過上面的算法介紹可以看出，每次都要先通過計(jì)算z_i+1和z_i才能得到σ_i的值，這樣降低了運(yùn)算速度。參考文獻(xiàn)^[3]就是在此基礎(chǔ)上，提出了一種提前算出σ_i的方法，使得速度得以提高。
2 并行CORDIC算法原理
　　把需要旋轉(zhuǎn)的角度θ范圍限定在[-π/4～π/4]之間，并把它分解成下式：

3 利用FPGA實(shí)現(xiàn)算法
　　利用FPGA實(shí)現(xiàn)算法時(shí),采用32位精度，即B=32。根據(jù)m計(jì)算公式可以計(jì)算出m=11。根據(jù)輸入的θ值和公式(6)，可以計(jì)算出前11個(gè)σ值。根據(jù)已經(jīng)計(jì)算出的表1可得出。

　　再根據(jù)公式(8)，(9)計(jì)算出剩下的σ值。經(jīng)過移位器，加法器最終可以得到旋轉(zhuǎn)后的向量坐標(biāo)。
　　根據(jù)上述原理，需要移位40次。所以可通過反復(fù)調(diào)用圖1所示的模塊來節(jié)約資源。
　　對(duì)于本算法，第i+1個(gè)模塊的輸入為第i個(gè)模塊的輸出，因此，對(duì)模塊的工作時(shí)序有一定的要求。針對(duì)FPGA中寄存器資源較為豐富的特點(diǎn)，在上述模塊的輸入輸出端分別加入寄存器，對(duì)輸入和輸出進(jìn)行鎖存;使用兩個(gè)進(jìn)程描述移位加法和控制信號(hào)，并且使用不同的時(shí)鐘信號(hào)作為敏感信號(hào);為了保持整個(gè)設(shè)計(jì)的同步性，又采用了兩相門控時(shí)鐘進(jìn)行控制(如圖2所示)。圖中clk_in作為輸入寄存器的時(shí)鐘，而clk_out作為輸出寄存器的時(shí)鐘。

　　兩相門控時(shí)鐘生成的相關(guān)程序如下：
　　always @(cnt)
　　begin
　　case (cnt)
　　2′d0: {clk_out,clk_in}=2′b01;
　　2′d1: {clk_out,clk_in}=2′b10;
　　2′d2: {clk_out,clk_in}=2′b00;
　　default:{clk_out,clk_in}=2′b00;
　　endcase
　　end
4 仿真結(jié)果
　　本文在Quartus II環(huán)境下對(duì)利用Verilog編寫的RTL代碼進(jìn)行了綜合，使用了115個(gè)LAB。由于在一片F(xiàn)PGA芯片中可集成其他相關(guān)模塊，在系統(tǒng)設(shè)計(jì)中具有良好的應(yīng)用價(jià)值。對(duì)其進(jìn)行時(shí)序分析，本設(shè)計(jì)可達(dá)到的最大時(shí)鐘為58MHz，滿足高速系統(tǒng)設(shè)計(jì)的要求。
　　圖3是在Quartus II下以初始角度0度、旋轉(zhuǎn)角度30度為例的一個(gè)仿真結(jié)果，經(jīng)過118個(gè)時(shí)鐘周期后可以得到旋轉(zhuǎn)后的正弦值和余弦值。

　　通過理論分析及仿真實(shí)驗(yàn)結(jié)果可以看出，這種新的并行CORDIC算法在FPGA上實(shí)現(xiàn)具有可行性。算法中旋轉(zhuǎn)方向的優(yōu)先判斷，使得運(yùn)算速度大大提高。與以往在FPGA上實(shí)現(xiàn)原始的CORDIC算法相比，具有更高的速度和準(zhǔn)確性。
參考文獻(xiàn)
1 JACK E.VOLDER.The CORDIC Trigonometric Computing Technique. IRE Trans.ElectronicComputing,1959; EC-8:330～334
2 J.Walther. A unified algorithm for elementary functions.Spring Joint Computer Conf.,1971：379～385
3 Tso-Bing Juang,Shen-Fu,Ming-Yu Tsai.Para-CORDIC: Parallel CORDIC Rotation Algorithm. IEEE,2004;51(8)
4 J.Bhasker(著)，孫海平(譯).Verilog 綜合實(shí)用教程.北京：清華大學(xué)出版社，2004
5 Uwe Meyer-Baese(著)，劉 凌，胡永生(譯). 數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)[M]. 北京：清華大學(xué)出版社，2003:55～63