1 引 言　　直接數(shù)字頻率合成技術(shù)(direel digital frequencysynthesis，dds)稱為第三代頻率合成技術(shù)，他利用正弦信號的相位與時間呈線性關(guān)系的特性，通過查表的方式得到信號的瞬時幅值，從而實(shí)現(xiàn)頻率合成。這種方法不僅可以產(chǎn)生不同頻率的正弦波，而且具有超寬的相對帶寬，超高的變頻速率，超細(xì)的分辨率以及相位的連續(xù)性和產(chǎn)生任意波形(awg)的特點(diǎn)。　　目前所使用的大部分dds結(jié)構(gòu)，在相位累加模塊和相位幅度轉(zhuǎn)換模塊均采用了流水線技術(shù)和某些壓縮算法等，但都不能從根本上解決dds的輸出頻率受外部時鐘頻率約束的瓶頸以及波形的輸出質(zhì)量受查找表容量限制的問題。因此在對dds的結(jié)構(gòu)進(jìn)行深入研究的基礎(chǔ)上，我們在相位累加器部分以并行結(jié)構(gòu)來實(shí)現(xiàn)，在相位幅度轉(zhuǎn)換模塊的設(shè)計采用了qla(quad line approximation)技術(shù)結(jié)合改善的sunderland法，最后在fpga(field programmable gate array)中進(jìn)行驗(yàn)證，無雜散動態(tài)范圍(spur free dynamic range，sfdr)可達(dá)63 dbc，3.3 v下總功耗僅為170 mw，大大提高了輸出頻率和頻譜純度，降低了功耗?！　? dds工作原理　　dds[1,2]主要由相位累加器、波形存儲模塊和數(shù)模轉(zhuǎn)換器等組成。在外部參考時鐘作用下，相位累加器以步長增加，輸入到波形存儲模塊內(nèi)，波形存儲模塊包含一個周期正弦波的數(shù)字幅度信息，每個地址對應(yīng)正弦波中0～360°范圍的一個相位點(diǎn)，波形存儲模塊把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號，驅(qū)動數(shù)模轉(zhuǎn)換器輸出模擬量，當(dāng)相位累加器累加滿量時就會產(chǎn)生一次溢出，這樣就完成了dds輸出信號的一個頻率周期。設(shè)相位累加器的位寬為n，時鐘頻率為fekn為步長，則產(chǎn)生信號頻率為knfc/2n，可得到相位累加器的輸出狀態(tài)為?！　　?　　　3 dds具體結(jié)構(gòu)實(shí)現(xiàn)及優(yōu)化　　3.1 相位累加器的設(shè)計　　相位累加器通常采用流水線技術(shù)來提高累加速度，但是以犧牲邏輯資源為代價。因此為能節(jié)省資源的同時又保證加法器的運(yùn)算速度，本文使用了progression-ofstates技術(shù)，他可具體描述為幾個加法器并行執(zhí)行的結(jié)構(gòu)。由累加器的輸出狀態(tài)am可得到相位累加器輸出的連　　續(xù)4個狀態(tài)：　　　　

　　　其中am為加法器前一時鐘周期輸出的狀態(tài)，km+1為每次輸入的頻率字。因此am+1，am+2，am+3，am+4四個連續(xù)的狀態(tài)就被am和km+1兩個狀態(tài)表示出來。如圖1所示，輸入km+1首先分別被1，2，3，4相乘之后送入加法器，再和am相加后就產(chǎn)生4個連續(xù)的狀態(tài)，每個狀態(tài)之間的差值都為km+1。am+2狀態(tài)和am+4狀態(tài)的輸出在數(shù)字電路中可用移位方法實(shí)現(xiàn)，即左移1位和左移2位，每個狀態(tài)移位后產(chǎn)生的空位由低級輸入的頻率字最高位依次移位進(jìn)行填補(bǔ)，考慮到am+3狀態(tài)根據(jù)公式可表示為：am+3=am+3km+1=am+2km+1+km+1=am+2+km+1，因此可直接由am+2加上km+1產(chǎn)生。這種結(jié)構(gòu)的優(yōu)點(diǎn)是把相位累加器的內(nèi)部工作時鐘降低為fc/4，反過來也就是提高了4倍的時鐘頻率，在每輸入一個頻率字的狀態(tài)下，4個加法器可同時輸出4個連續(xù)的狀態(tài)，經(jīng)過多路復(fù)用器進(jìn)行選通，保證了在外部每個fc的情況下都可輸出一個值，這樣大幅降低了流水線累加器在高速時鐘信號下工作所產(chǎn)生的功耗，并且拉高了整個系統(tǒng)時鐘的工作頻率，提高了dds的輸出頻率?！　?.2 相位幅度轉(zhuǎn)換模塊的設(shè)計　　dds中的相位到波形的轉(zhuǎn)換通常是靠rom表的查詢來實(shí)現(xiàn)的。本文設(shè)計的是14位地址線的rom查找表，輸出12位的數(shù)據(jù)，則需要214×12 b的rom空間，這不僅耗用大量的邏輯資源，還導(dǎo)致功耗升高和dds工作時鐘的下降，因此必須壓縮rom的容量。通常先根據(jù)正弦波的對稱性，只儲存第一周期內(nèi)的波形可壓縮4倍的容量，之后要進(jìn)一步使用一些壓縮算法?？紤]到需要保證dds的高速性，最好避免乘法器的使用，我們采用了sunderland[3,4]結(jié)構(gòu)，并采用內(nèi)插法對其進(jìn)行了改進(jìn)。設(shè)相位累加器的輸出θ=a+β+γ，定義a，b，c為a，β，γ)，的字長，則[0，π/2]內(nèi)的波形可看為被a，b，c逐級內(nèi)插分割。實(shí)際定義分割值為[4.4.4]，這樣粗表內(nèi)儲存的取樣值就可表示為：　　　 　　　這樣粗表容量為28×9 b，細(xì)表容量為28×4 b，比經(jīng)過4倍壓縮的rom提高了13.53倍，最后只要一個加法器進(jìn)行重構(gòu)。觀察粗表量化幅度仍為9 b，進(jìn)一步采用qla技術(shù)進(jìn)行壓縮。首先將rom中存儲的正弦函數(shù)變?yōu)椤?center>　　　其次在　　　 欲知詳情，請下載word文檔 下載文檔