[導讀]在“SEMICONJapan2012”（2012年12月5～7日，幕張MESSE國際會展中心）開幕當天，臺積電研發(fā)副總經(jīng)理侯永清(CliffHou)登臺發(fā)表了主題演講，公布了該公司關于16～10nmFinFET工藝及CoWoS（chiponwaferonsubstrate，晶圓
在“SEMICONJapan2012”（2012年12月5～7日，幕張MESSE國際會展中心）開幕當天，臺積電研發(fā)副總經(jīng)理侯永清(CliffHou)登臺發(fā)表了主題演講，公布了該公司關于16～10nmFinFET工藝及CoWoS（chiponwaferonsubstrate，晶圓基底芯片）型3DIC技術的提供日程。
候永清介紹說，SoC（systemonachip）工藝技術方面，臺積電將于2013年1～3月啟動基于平面晶體管的20nm工藝的風險性量產(chǎn)，在6～9個月以后的2013年底開始提供基于立體晶體管（FinFET）的16nm工藝，再過兩年以后，也就是“2015年底，開始10nmFinFET工藝的風險性量產(chǎn)”。
臺積電將提供的16nm工藝的金屬布線部分直接沿襲20nm工藝，將晶體管部分換成16nm工藝的FinFET。與20nm工藝相比，可使晶體管的工作速度提高20％～25％，使耗電量降低35％。由于金屬布線部分在20nm工藝和16nm工藝間通用，因此兩工藝的芯片面積相同。
16nm工藝要使晶體管立體化，因此SoC的設計及驗證工作需要的時間比以前更長。為了解決這一問題，臺積電將建立能夠盡快利用支持FinFET的EDA工具及單元庫的環(huán)境。具體而言，將從2013年1月開始提供測試芯片，從10月開始提供產(chǎn)品芯片的設計環(huán)境。
在CoWoS型2.5D及3DIC技術方面，臺積電已從2012年9月開始量產(chǎn)。該公司計劃2013年1～3月“推出真正的3DIC的第一代技術”（侯永清），該技術將采用將SoC與具備WideI/O接口的移動DRAM立體層疊起來的設計。
候永清介紹說，SoC（systemonachip）工藝技術方面，臺積電將于2013年1～3月啟動基于平面晶體管的20nm工藝的風險性量產(chǎn)，在6～9個月以后的2013年底開始提供基于立體晶體管（FinFET）的16nm工藝，再過兩年以后，也就是“2015年底，開始10nmFinFET工藝的風險性量產(chǎn)”。
臺積電將提供的16nm工藝的金屬布線部分直接沿襲20nm工藝，將晶體管部分換成16nm工藝的FinFET。與20nm工藝相比，可使晶體管的工作速度提高20％～25％，使耗電量降低35％。由于金屬布線部分在20nm工藝和16nm工藝間通用，因此兩工藝的芯片面積相同。
16nm工藝要使晶體管立體化，因此SoC的設計及驗證工作需要的時間比以前更長。為了解決這一問題，臺積電將建立能夠盡快利用支持FinFET的EDA工具及單元庫的環(huán)境。具體而言，將從2013年1月開始提供測試芯片，從10月開始提供產(chǎn)品芯片的設計環(huán)境。
在CoWoS型2.5D及3DIC技術方面，臺積電已從2012年9月開始量產(chǎn)。該公司計劃2013年1～3月“推出真正的3DIC的第一代技術”（侯永清），該技術將采用將SoC與具備WideI/O接口的移動DRAM立體層疊起來的設計。
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