由于SiP具備微型化、多性能導向、降低電磁干擾、低耗電、低成本和簡化高速匯流排設計的優(yōu)勢，被視為是增加附加價值的重要手段，因而被廣泛應用在消費性電子產(chǎn)品。未來堆疊式矽插技術，更將有助其發(fā)揮超越摩爾定律的優(yōu)勢。
系統(tǒng)封裝(SiP)技術的發(fā)展已經(jīng)有一段時間，一般而言，SiP技術可以帶來微型化、縮短產(chǎn)品上市時間、提升晶片功能及異質(zhì)晶片整合等優(yōu)勢，有助于提高產(chǎn)品的競爭力，被產(chǎn)業(yè)人士視為足以超越摩爾定律的技術。

首先，SiP將印刷電路板(PCB)上原本各自獨立分離的積體電路與電子元件，經(jīng)由封裝技術整合在一起，省下了所占的面積、材料，使得電子產(chǎn)品在外觀上達到輕薄短小的特色，發(fā)揮微型化(Miniaturization)的優(yōu)勢。而SiP可縮短產(chǎn)品上市時間(Time To Market)，相當符合電子產(chǎn)品隨時代流行迅速變化的特性。

相對于印刷電路板的方式，SiP技術可以縮短金屬連線的距離，進而降低其寄生阻抗，包括電阻、電感及電容，以提升傳輸速度、改善電磁干擾并減低耗電。

此外，即使晶片來自不的晶圓廠(Fab)，并擁有各式各樣的技術、制程材料及尺寸，都能透過SiP技術將所有晶片整合在同一個封裝內(nèi)，達到異質(zhì)整合的效果，使各種不同功能的晶片，都能選擇最具成本效益的制程。

以射頻(RF)元件為例，其制程微縮到90奈米的節(jié)點似乎遇到瓶頸，換言之，其實體面積受限于效能所需，已經(jīng)難以再持續(xù)縮小。若將射頻元件整合在65、40、28奈米的系統(tǒng)單晶片(SoC)制程，將必須負擔昂貴的先進制程費用，元件卻仍維持在相近的面積，難以有效降低成本。另外，又如傳統(tǒng)動態(tài)隨機存取記憶體(DRAM)、快閃記憶體的制程與邏輯制程更大不相同，若將嵌入式DRAM、快閃記憶體跟邏輯電路整合在同一個SoC內(nèi)，其單位位元所占的面積將比傳統(tǒng)制程大上許多，將使成本居高不下，這也就是為什么嵌入式DRAM、快閃記憶體的容量通常無法太大的原因，若系統(tǒng)需要較大容量的記憶體，勢必須要外掛一個記憶體IC，或者透過SiP技術將元件整合在一起。其他類似的例子還包括矽鍺(SiGe)或砷化鎵(GaAs)高頻(RF)元件及微機電系統(tǒng)(MEMS)的材料與制程，與邏輯制程有所不同，SiP技術就可藉機展現(xiàn)異質(zhì)整合的特性。

不同技術的晶片在不同制程中，其微縮比率存在落差，假設90奈米世代的面積大小為1.0，在較先進的65奈米及45奈米世代時，其面積微縮的比率則不盡相同，其中輸入/輸出(I/O)和射頻元件幾乎沒有任何改變(圖1)，此時SiP的異質(zhì)整合特性，就能提供另外一個最佳化成本和效能的解決方案；當然若能將異質(zhì)元件整合進SoC，其訊號傳輸距離更短，性能提升，固然有其好處。

圖1 不同技術晶片制程微縮比率
雖然SiP本身也有增加成本的可能，但藉由簡化印刷電路板的設計與面積，可達到降低整體成本的好處，同時避免開發(fā)SoC所需的高額研發(fā)成本與較長的研發(fā)時程。

因此，幾乎所有的消費性電子產(chǎn)品都涵蓋在SiP的應用范疇之內(nèi)，而非僅局限于某類特定類型產(chǎn)品的應用。與其問何種應用產(chǎn)品適合使用SiP技術，不如探討上述的SiP優(yōu)點能否提升某類產(chǎn)品的競爭力，如降低成本或縮短上市時間。消費性電子產(chǎn)品包括智慧型手機、數(shù)位相機、平板裝置、智慧電視等，很多消費性電子產(chǎn)品所要求的特性，正好能與SiP所展現(xiàn)的優(yōu)勢相輔相成，因此也成為所有應用產(chǎn)品類別中，最頻繁使用SiP產(chǎn)品的領域。

牽一發(fā)動全身KGD舉足輕重

盡管SiP擁有很多優(yōu)點，但不可避免的，SiP也碰到不少挑戰(zhàn)與困難，例如已知良裸晶(KGD)的來源難覓，及針測(Probe Test)困難度較高，尤以類比(Analog)及射頻類型的KGD最難處理，且一旦KGD碰到制程轉(zhuǎn)換或停止生產(chǎn)，可能被迫在產(chǎn)品周期的中途遭到更換。此外，晶片、封裝及電路板的協(xié)同設計與協(xié)同模擬(Co-design & Co-simulation)的技術，其復雜的程度隨著傳輸速度提升也日益增高。當單一封裝所整合的晶片數(shù)量愈多，其封裝內(nèi)部的空間愈狹窄，散熱問題就愈不容易解決。至于傳輸速率愈高，或整合進來的晶片愈多，將使測試更加困難。且只要其中任一晶片失效，整顆封裝也跟著失效，良率勢必降低，造成成本提高，也使不良品分析的過程變得更復雜。

發(fā)揮產(chǎn)品價值SiP/SoC須慎選

創(chuàng)意電子發(fā)展SiP技術已多年，從原本架構(gòu)比較簡單的二維(2D)平面置放(Side-by-side)，演進到目前已經(jīng)可以實現(xiàn)三維(3D)晶粒堆疊(Stacked)，累積了豐富的SiP設計與量產(chǎn)經(jīng)驗，并同時與國內(nèi)外KGD供應商密切合作，形成夥伴關系。針對上述不同架構(gòu)封裝設計的挑戰(zhàn)，創(chuàng)意電子更發(fā)展出獨特的技術及解決的方法，與客戶共同合作，開發(fā)出不少效能佳，且大幅提升競爭力的SiP產(chǎn)品。

在過去的30多年，同樣大小的積體電路上，電晶體數(shù)目大抵依循摩爾定律(Moore's Law)，每18個月增加一倍的數(shù)量。但近幾年來電晶體進一步微縮的技術越來越困難，業(yè)界因此投入矽穿孔(TSV)技術，將晶片堆疊，朝3D發(fā)展，俾能持續(xù)依循摩爾定律的經(jīng)驗法則。

TSV顧名思義是在矽晶片鉆細孔，填入金屬，藉此取代傳統(tǒng)的金屬打線，將金屬連線總長度縮短到1毫米以下，能進一步降低寄生的電阻、電感及電容(RLC)阻抗，進而提高晶片本身的速度頻寬，并降低功耗。TSV也可以達到較多輸出端的需求，即Wide I/O概念，I/O端數(shù)目越多，傳輸速率可以更快。若從市場的需求來看，已有客戶尋求一百二十八至二千零四十八個I/O的記憶體KGD，以達到每秒兆位元(Tera-bit/sec)等級的高速度頻寬，目前已有記憶體廠商著手研發(fā)這一類的產(chǎn)品，相信未來1凜2年內(nèi)即會有相關的產(chǎn)品上市(表1)。

事實上，使用堆疊技術的SiP也能算得上是3D IC的類別，上述3D SiP所碰到的很多問題，在3D TSV技術中也會出現(xiàn)，而且更加棘手。因此3D SiP設計、量產(chǎn)所累積的技術與經(jīng)驗，也將會是未來處理3D TSV問題的基礎。前面提到SoC和SiP各有其優(yōu)點和缺點，TSV也將如此，而這些技術未來也會同時存在，使用者應了解各別優(yōu)點和缺點，整體考量應用產(chǎn)品的特性與要求后，選擇一個最適合的技術，不必一味地追求最新的技術，或要求一定要使用何種技術。至于SoC、SiP及TSV在不同評比項目中相對優(yōu)缺點，則可作為選擇的參考(表2)。 [!--empirenews.page--]

(本文作者為創(chuàng)意電子SiP專案總監(jiān))