Cadence設(shè)計(jì)系統(tǒng)有限公司宣布高科技廠商三星電子有限公司使用Cadence統(tǒng)一數(shù)字流程，從RTL到GDSII，成功實(shí)現(xiàn)了20納米測(cè)試芯片的流片。Cadence Encounter工具集成平臺(tái)的流程與方法學(xué)的應(yīng)用，滿足了三星片上系統(tǒng)（SoC）產(chǎn)品對(duì)于高級(jí)20納米工藝技術(shù)的需要。該流程處理了IP集成與驗(yàn)證，以及20納米工藝的復(fù)雜設(shè)計(jì)規(guī)則。
此次成功表明了三星在高級(jí)工藝節(jié)點(diǎn)上設(shè)計(jì)與生產(chǎn)的領(lǐng)先地位，以及Cadence統(tǒng)一數(shù)字流程拓展到下一個(gè)工藝節(jié)點(diǎn)的實(shí)力。此外，達(dá)到這樣的里程碑表明設(shè)計(jì)鏈的主要方面——包括IP、庫、晶圓廠支援與軟件——對(duì)于20納米設(shè)計(jì)規(guī)則的支持是至關(guān)重要的。

三星與Cadence的工程師合作，使用Cadence 20納米數(shù)字技術(shù)用于本項(xiàng)目的設(shè)計(jì)與實(shí)現(xiàn)，該項(xiàng)目采用了一個(gè)ARM Cortex-M0微處理器與ARM Artisan Physical IP。其最終產(chǎn)品是采用了尖端工藝的邏輯芯片，為20納米設(shè)計(jì)制定了新標(biāo)準(zhǔn)。

“三星此次充滿挑戰(zhàn)性的20納米設(shè)計(jì)的成功流片是兩家業(yè)界巨頭精誠(chéng)合作的結(jié)果，”Cadence硅實(shí)現(xiàn)部門研發(fā)部高級(jí)副總裁Chi-Ping Hsu說?！按舜魏献魇菍?duì)Cadnece公司EDA360理念的成功貫徹，表明了電子公司之間深度合作以實(shí)現(xiàn)技術(shù)突破的必要性?！?br>
此次20納米的合作拓展了Cadence與三星之間在可制造性設(shè)計(jì)方面的合作。兩家公司在此前的高級(jí)工藝節(jié)點(diǎn)流程已經(jīng)有過成功的合作，包括通用平臺(tái)的32/28納米流程從RTL綜合到GDSII的完整設(shè)計(jì)流程，以及對(duì)三星的低功耗、高介電常數(shù)金屬門（HKMG）工藝的簽收分析。

“這次流片是三星極其重要的成就，我們對(duì)于團(tuán)隊(duì)所做的工作極其自豪，”三星電子基礎(chǔ)結(jié)構(gòu)設(shè)計(jì)中心技術(shù)團(tuán)隊(duì)與系統(tǒng)LSI業(yè)務(wù)部副總裁Kyu-Myung Choi博士說。“我們知道研究20納米技術(shù)將會(huì)面臨極大的挑戰(zhàn)，我們對(duì)于Cadence Encounter數(shù)字流程在這樣的高級(jí)節(jié)點(diǎn)上解決新問題的能力印象深刻。我們的成功就是最好的證明。我們非常高興選擇了Cadence，它幫我們證明了我們?cè)?0納米工藝領(lǐng)域的領(lǐng)先地位?！?br>
Cadence用于20納米數(shù)字流程的產(chǎn)品包括Encounter Digital Implementation System、RTL Compiler、Incisive Enterprise Simulator、Encounter Power System、QRC Extraction、Encounter Timing System、Encounter Test與 Physical Verification System。Cadence NanoRoute Router被用于20納米高級(jí)數(shù)字布線。