LSI的基本元件CMOS晶體管長期以來一直被指存在微細化極限，但目前來看似乎還遠未走到終點。全球最大代工廠商臺積電（TSMC）于今年夏季動工建設的新工廠打算支持直至7nm工藝的量產。臺積電是半導體行業(yè)中唯一一家具體公布20nm工藝量產時間的企業(yè)（預定2012年下半年量產），在微細化競爭中實力不斷提高。不過，在微細化競爭中固守著頭把交椅的依然是英特爾。從英特爾以2年為間隔推進CMOS技術工藝的發(fā)展藍圖來看，預計該公司將從2011年下半年開始22nm工藝的量產。

就CMOS技術的觀點而言，22～20nm工藝對各公司來說均是32～28nm工藝的延伸技術，也就是說很可能會通過使用高介電率（high-k）柵極絕緣膜/金屬柵極的平面（Plane）CMOS來實現(xiàn)。那么，15nm工藝以后的CMOS技術又將如何發(fā)展？本站記者就此采訪了在英特爾負責開發(fā)最尖端CMOS工藝技術的Kelin J. Kuhn（英特爾院士暨波特蘭技術部門先進器件技術總監(jiān)）。Kelin J. Kuhn先后主導開發(fā)了90nm、45nm、22nm及15nm工藝，目前負責的最尖端工藝為11nm工藝。（采訪人：大下 淳一）

——首先請您談談今后的技術展望。CMOS的微細化何時會走到終點？

微細化進程估計還將持續(xù)很長一段時間。不會在今后2年、3年或5年的短時間內就結束。以前人們指出微細化極限往往依據(jù)的是某項特定的技術課題。比如，“與光的波長相比線寬較細的圖案無法曝光”、“柵極絕緣膜的厚度存在物理極限”等等。而對于這些課題，半導體業(yè)界總能隨著公認為限極工藝的接近，找到很好的解決辦法。光刻的話可以舉出的是OPC（光學接近效果校正）及RET（超解像技術），柵極絕緣膜的話可以舉出的是high-k技術。我自已也曾經(jīng)向現(xiàn)在已引退的上司說過，“CMOS的微細化也許會在您任職期間走到終點”。當時說的時候看起來還挺有道理，但結果并非如此。

我認為微細化不會終結的原因還在于世人所追求的LSI技術在隨著時間不斷變化。有一例子很能說明問題。這就是近來對英特爾越來越重要的、供消費類數(shù)字產品及手機等使用的LSI。在該領域的LSI中，除了作為內核的邏輯部分之外的區(qū)域在芯片上占有很大的面積。這一區(qū)域就是模擬、RF及輸入輸出等部分。隨著消費類數(shù)字產品及手機的進步，這些部分所占有的面積在不斷擴大。而且，這一周邊區(qū)域與作為內核的邏輯部分相比，微細化工藝要落后數(shù)代。如果跟隨邏輯部分推進該區(qū)域的微細化，便可在LSI上配備更多的功能。也就是說，不僅是作為內核的邏輯部分，從整個芯片來看，還有進行微細化的余地。今后我們找到新應用的話，符合這一應用的芯片又會與現(xiàn)在的芯片不同。這種變化將不斷產生芯片水平上的微細化余地。

——新應用的亮相是否也會給工藝開發(fā)的方向帶來變化？

應用的變化將帶來巨大影響。最好的例子就是供消費類產品使用的處理器“Atom”。我們直到65nm工藝都在采用“Tick&Tock”模式來推進微處理器的進步。這是一種使工藝技術與微架構交替變化的開發(fā)方法。我們的處理器直到數(shù)年前基本都是面向個人電腦（PC）的產品，因此沒有必要去改變“Tick&Tock”模式。不過，隨著45nm工藝的到來，我們的方向轉向了消費類產品使用的處理器，這一模式因此發(fā)生了變化。具體來說，就是量產了芯片面積比PC用處理器更小的Atom。Atom是由公司內部很少人組成的設計小組開發(fā)的。雖然開發(fā)之初公司里也存在“這芯片也太小了吧”的擔憂，但現(xiàn)在Atom已成為我公司的主流技術之一。這樣，面向PC的“Tick&Tock”又加入了Atom，可以說，以后“Tick&Tock&Atom”就是我們推進處理器進步的模式。今后，如果瞄準的應用再有大的變化，這一模式還需要加以修正。

——請您展望一下15nm工藝以后的晶體管技術。

應該說，直到22nm工藝，平面CMOS的微細化都很順利，而到了15～11nm工藝，將會迎來巨大轉折。這時的選擇大體分為兩項。即Fin FET或全耗盡型SOI晶體管。估計英特爾將采用其中的Fin FET。因為與全耗盡型SOI晶體管相比，F(xiàn)in FET存在多項優(yōu)勢。首先，F(xiàn)in FET采用多柵極構造，因此與全耗盡型SOI晶體管相比，實際溝道寬度可達到2倍。全耗盡型SOI晶體管為7nm的話，F(xiàn)in FET就是14nm。這一不同絕對很大。其次，全耗盡型SOI晶體管由于襯底（溝道）部的Si膜厚度只有5nm左右，因此可能會在多點上發(fā)生性能變差的情況。一是容易受到聲子散射的影響。二是容易生產閾值電壓不均現(xiàn)象。除了Si膜厚度稍有不均就會導致閾值電壓不均之外，量子效應引起的電荷分布變化也可能會使閾值電壓不均。鑒于這些問題，除了迄今一直在致力于基于體硅的平面CMOS，并計劃今后繼續(xù)長期推進微細化的半導體廠商、即我們之外，估計韓國三星電子及臺積電等也將采用Fin FET，而非全耗盡型SOI晶體管。估計各公司在通過Fin FET支持數(shù)代工藝之后，將向納米線FET過渡。

——英特爾將在15nm工藝時還是在11nm工藝時向Fin FET過渡？

首先，可以提到的普遍觀點有兩個。第一，眾多半導體廠商很可能會在15nm工藝時導入Fin FET。第二，將平面CMOS的生命延續(xù)至11nm工藝，這對于任何一家半導體廠商來說恐怕都是不可能的。雖然英特爾并未明確表示何時會向Fin FET過渡，但“盡量延續(xù)現(xiàn)有技術的生命”是我公司的傳統(tǒng)。比如，很多半導體廠商都在45nm工藝時導入了液浸曝光技術，而我們卻在該工藝上實現(xiàn)了干式曝光的突破。這樣，便大幅降低了成本。不過，要使平面CMOS的生命延續(xù)至15nm，決非是件容易的事。尤其是抑制短溝道效應時，需要導入非常先進的溝道控制技術，這樣就可能會導到成本增加。

——Fin FET的實用化都面臨哪些課題？

器件構造的立體化給制造技術帶來了諸多困難。因為半導體制造技術的歷史，同時也是盡量使器件構造平坦化的技術的歷史。蝕刻加工，以及high-k/金屬柵極的形成工藝等的難度均在增加。不過，與發(fā)掘新的器件物理這樣的困難相比，這些困難的性質有所不同。尤其是最近，對于我以前一直擔心的Fin FET的技術課題，臺積電已經(jīng)找到了解決方法。該公司開發(fā)出了向Fin FET的溝道施加強應變的技術?？梢哉f這使Fin FET向實現(xiàn)量產邁近了一大步。

——基于Ge及III-V族化合物的高遷移率溝道技術也備受期待。這是一項在pMOS中使用空穴遷移率高的Ge，在nMOS中使用電子遷移率高的III-V族化合物的創(chuàng)意。對于這些技術，您有何看法？[!--empirenews.page--]

對Ge溝道和III-V族溝道進行比較的話，目前來說Ge溝道率先實用化的可能性較高。不過，Ge溝道的量產化估計要等到最初導入Fin FET的工藝以后才能實現(xiàn)。而III-V族溝道的量產化估計要比Fin FET及Ge溝道至少晚一代工藝，甚至數(shù)代工藝。

Ge溝道大存存在三個問題。第一是柵極絕緣膜的品質。憑借以Si覆蓋層及高品質GeO2為界面層的high-k膜技術，近年來柵極絕緣膜的品質得到大幅改善。但即便如此，與量產工藝所要求的品質相比，仍存在很大的距離。第二是Ge的帶隙較小，因此容易發(fā)生與能帶間穿遂現(xiàn)象相關的問題，存在只能在0.7V以下的低電壓區(qū)域工作的擔憂。除此之外，只在pMOS中導入Ge溝道的、低成本工藝的開發(fā)也是一大課題。這也是Ge溝道的導入估計要比Fin FET等非平面CMOS的量產化晚的原因。

III-V族溝道存在的課題非常多。除了在Ge溝道中同樣視為問題的柵極絕緣膜及帶隙課題之外，III-V族溝道恐怕還只能用于nMOS，因此與Si之間的工藝整合成為重大課題。另外，作為III-V族溝道固有的問題，在利用MOCVD法進行成膜時，目前還不得不使用環(huán)境負荷大的材料。在重視環(huán)境親和性的當今潮流下，這是一個大問題。要想確立以環(huán)境負荷小的方法來制造III-V族溝道的技術，估計還要等上很長一段時間。這些都是III-V族溝道的實用化估計要比Fin FET及Ge溝道晚的原因。

——對于攻克基于微細工藝的LSI所存在的、閾值電壓等特性不均的重大課題，您有何展望？

雜質不均等特性不均的確是一大難題。今后，隨著微細化進一步推進，除了SRAM部分之外，在邏輯等部分也可能會出現(xiàn)特性不均問題。不過，問題還是有望得到解決的。這里最重要的也許就是電路設計與工藝之間的協(xié)調。在SRAM方面，這一點已通過導入冗余電路及輔助電路得以實現(xiàn)。繼續(xù)加強兩者間的協(xié)調是今后的關鍵。

——最后請您談談TSV（Si貫通孔）這樣的，對半導體芯片進行三維層疊的技術的定位。

對難以整合到Si芯片中的功能，目前最好的方法是進行三維層疊。比如基于III-V族半導體的功率放大器電路。作為以低成本集成該電路的方法，與集成到Si芯片上相比，對芯片及晶圓之間進行集成的方法目前在成本等方面更為有利。今后，三維技術將以三大軸心向前發(fā)展。首先是TSV。在TSV方面，英特爾也在長年進行相關開發(fā)。其次是晶圓之間的粘合。另外還有在晶體管工序中導入多個層疊構造的方法。今后，這些三維化技術將支撐著LSI隨著微細化的推進取得進步。