3月24日，在Synopsys公司2014年用戶大會的第一站-美國站上，Synopsys正式向業(yè)界發(fā)布了幾款重量級新產(chǎn)品，Synopsys官方稱之為業(yè)界最快的仿真系統(tǒng)ZeBu Server-3，為完整驗證流程提供革命性技術(shù)支持的Verification Compiler驗證編譯器，以及可改變業(yè)界游戲規(guī)則的IC后端物理設(shè)計工具IC Compiler II。而在這之前，Synopsys創(chuàng)始人，現(xiàn)任CEO Aart de Geus來到中國，和國內(nèi)媒體做深入交流。

見到這位EDA領(lǐng)域的傳奇人物是在3月21號，慕尼黑上海電子展結(jié)束后那天上午，匆匆一個小時的交流，信息量極大。印象最深刻的是Aart的儒雅親切，以及對產(chǎn)業(yè)的清晰洞見。

Synopsys創(chuàng)始人，現(xiàn)任CEO Aart de Geus

自下而上的設(shè)計，自上而下的工具
系統(tǒng)級設(shè)計、SoC設(shè)計以及3D IC等概念代表著IC設(shè)計中的集成化趨勢，Synopsys是較早意識到這種趨勢的EDA廠商之一，Aart帶領(lǐng)研發(fā)的一些設(shè)計和驗證工具就是為復(fù)雜的芯片設(shè)計提供支持。

Aart提到，隨著制造工藝節(jié)點的向前推進，EDA廠商面臨來自兩方面的機遇和挑戰(zhàn)，一方面是芯片廠商大規(guī)模復(fù)雜集成電路的設(shè)計、驗證需求，另一方面是工藝廠商更低尺寸工藝節(jié)點的設(shè)計需求。

對于前者，Aart表示設(shè)計通常為自下而上，從IP復(fù)用、糾錯和原型設(shè)計、系統(tǒng)級復(fù)雜芯片到最后的系統(tǒng)設(shè)計，而工具則是自上而下的，從選擇的工藝制程，設(shè)計中遵循的PPAY原則（即高性能、低功耗、小尺寸和高良率），規(guī)模化的復(fù)雜度，以至深入到硅。Synopsys此次推出的幾款新產(chǎn)品代表了他們對復(fù)雜設(shè)計趨勢的應(yīng)對，用超過3年的研發(fā)，和一直以來年均33%的研發(fā)投入，為下一代設(shè)計提供技術(shù)和產(chǎn)品支持；對于后者，Aart認(rèn)為FinFET工藝是20nm以下的必然選擇，Synopsys多年來和UC伯克利以及眾多領(lǐng)先Foundry廠商保持緊密合作，目前可為FinFET工藝提供IP、設(shè)計工具和技術(shù)團隊的支持，并且Synopsys已經(jīng)開始與7nm工藝產(chǎn)線的合作開發(fā)。但同時Aart也表示，7nm之后FinFET工藝將失效，屆時將有新的工藝出現(xiàn)。