Cadence設(shè)計(jì)系統(tǒng)公司日前宣布其Cadence Logic Design Team Solution的“驗(yàn)證型設(shè)計(jì)”組件已經(jīng)過改良，為邏輯設(shè)計(jì)師大幅提高了工作效率。這些新功能能夠明顯克服主要的驗(yàn)證瓶頸，這些瓶頸已經(jīng)對(duì)開發(fā)過程初期對(duì)基于斷言的驗(yàn)證方法的有效應(yīng)用造成了阻礙。
致力于基于斷言的驗(yàn)證方法的邏輯設(shè)計(jì)師如今可以在基于SystemVerilog Assertion和Property Specification Language的形式分析中實(shí)現(xiàn)高達(dá)50倍的速度及容量提升。通過Cadence Incisive模擬器和Xtreme系列系統(tǒng)的單一環(huán)境，他們可以在模擬中讓性能提高10萬倍。這種環(huán)境因?yàn)閯?chuàng)造性的“熱交換”能力而成為可能，它可以讓設(shè)計(jì)師在幾秒鐘內(nèi)輕松切換于領(lǐng)先的商用模擬工具和Incisive Xtreme III加速器/模擬器之間。通過一系列全新的基于斷言的驗(yàn)證方法的IP產(chǎn)品，環(huán)境創(chuàng)建和設(shè)置可以在十分之一的時(shí)間內(nèi)完成。

“我在15分鐘內(nèi)就調(diào)出了驗(yàn)證環(huán)境，”Newport Media公司VLSI技術(shù)部經(jīng)理Sang Tran說，“我可以很肯定地說，Cadence的AHB驗(yàn)證IP至少為我節(jié)省了幾周的時(shí)間?！?

綜合的基于斷言的驗(yàn)證方法流程是“驗(yàn)證型設(shè)計(jì)”組件的核心，應(yīng)用了通用的System Verilog語言前端、通用指令和統(tǒng)一的調(diào)試環(huán)境，使得邏輯設(shè)計(jì)師易于采用和開展該方法學(xué)和解決方案。在此流程中，一旦邏輯設(shè)計(jì)師使用Incisive形式檢驗(yàn)器對(duì)斷言進(jìn)行檢查，Incisive Design Team 模擬器和Xtreme加速器/模擬器可以被用來動(dòng)態(tài)檢驗(yàn)所有斷言。模擬可以通過直接測(cè)試進(jìn)行，也可以通過自動(dòng)化System Verilog測(cè)試平臺(tái)，利用專門面向邏輯設(shè)計(jì)團(tuán)隊(duì)的Cadence Incisive Plan-to-Closure 方法學(xué)執(zhí)行而實(shí)現(xiàn)。

“我們對(duì)于Incisive Formal Verifier最新版的性能改進(jìn)非常滿意，”QLogic公司高級(jí)工程師Craig Verba說，“我們對(duì)RTL進(jìn)行了修改，并且在我們其中的一款設(shè)計(jì)品中再次運(yùn)行Incisive Formal Verifier，現(xiàn)在我們只要用40分鐘，而在過去要花3個(gè)小時(shí)，這大大提高了我們的生產(chǎn)力?！?

“邏輯設(shè)計(jì)團(tuán)隊(duì)需要設(shè)計(jì)更為精密的產(chǎn)品，不僅工藝尺寸不斷縮小，還要滿足越來越多的設(shè)計(jì)目標(biāo)，例如正確的可重用性和充分的可測(cè)性?！盋adence設(shè)計(jì)系統(tǒng)公司產(chǎn)品營銷總監(jiān)Michal Siwinski說，“這種基于驗(yàn)證的新組件能夠讓邏輯設(shè)計(jì)師將手寫測(cè)試的簡(jiǎn)單模擬進(jìn)化到更有效率的斷言、加速、形式分析和復(fù)雜的測(cè)試平臺(tái)，滿足設(shè)計(jì)團(tuán)隊(duì)的需要。