摘要：  電子設(shè)計(jì)自動(dòng)化(EDA)大廠正卯足勁強(qiáng)攻高速模擬混合信號(hào)(AMS)設(shè)計(jì)模擬/驗(yàn)證方案。

關(guān)鍵字：  電子設(shè)計(jì)自動(dòng)化，  EDA，  AMS，  設(shè)計(jì)模擬，  驗(yàn)證方案

電子設(shè)計(jì)自動(dòng)化(EDA)大廠正卯足勁強(qiáng)攻高速模擬混合信號(hào)(AMS)設(shè)計(jì)模擬/驗(yàn)證方案。隨著系統(tǒng)單晶片(SoC)內(nèi)部模擬混合訊號(hào)電路激增，包括明導(dǎo)國(guó)際(Mentor Graphics)、新思科技(Synopsys)及益華電腦(Cadence)，均積極擴(kuò)展相關(guān)芯片模擬與驗(yàn)證工具陣容，以便加速高復(fù)雜性SoC開發(fā)流程，并確保芯片品質(zhì)與效能無(wú)虞。

明導(dǎo)國(guó)際副總裁暨深次微米部門總經(jīng)理Robert Hum

明導(dǎo)國(guó)際副總裁暨深次微米部門總經(jīng)理Robert Hum認(rèn)為，未來(lái)EDA工具商還須加強(qiáng)芯片模擬與驗(yàn)證工具之間的溝通機(jī)制，發(fā)展更先進(jìn)的自動(dòng)化驗(yàn)證方案。

明導(dǎo)國(guó)際副總裁暨深次微米部門(DSM)總經(jīng)理Robert Hum表示，為強(qiáng)化芯片效能，SoC導(dǎo)入模擬元件的比重正不斷攀升，目前已接近30～50%比例，因而引爆大量模擬混合訊號(hào)設(shè)計(jì)需求。尤其此類設(shè)計(jì)在電路布局、信號(hào)干擾校正方面較數(shù)位電路復(fù)雜許多，晶片商需要更強(qiáng)大的EDA，方能提高生產(chǎn)效益，并避免反覆修改設(shè)計(jì)所帶來(lái)的嚴(yán)重?fù)p失。

Hum強(qiáng)調(diào)，快速、精準(zhǔn)的SoC混合信號(hào)、移動(dòng)模型模擬，以及特性描述和測(cè)試程式，將是往后EDA工具供應(yīng)商的產(chǎn)品布局重點(diǎn)。明導(dǎo)國(guó)際近期已展開模擬混合設(shè)計(jì)方案補(bǔ)強(qiáng)動(dòng)作，除升級(jí)自動(dòng)化測(cè)試功能、更新模擬與數(shù)位介面外，亦提高電路和混合信號(hào)區(qū)塊(Block)分析速度，以兼顧SoC各個(gè)設(shè)計(jì)環(huán)節(jié)，為客戶省下30%以上產(chǎn)品研發(fā)時(shí)間，品質(zhì)也不打折。

明導(dǎo)國(guó)際深次微米部門行銷總監(jiān)Linda Fosler補(bǔ)充，明導(dǎo)國(guó)際將于2013年第一季發(fā)布具All-in-one標(biāo)準(zhǔn)元件資料庫(kù)特性描述、信號(hào)檢測(cè)與分析功能的AMS 12.2新版EDA工具，全面提高模擬混合信號(hào)發(fā)射端的驗(yàn)證效能。

AMS設(shè)計(jì)模擬/驗(yàn)證方案 src="/News/UploadFile/2008/20121211151657151.jpg">

此外，SoC須在低功耗、小體積的前提下達(dá)成高運(yùn)算效能，又要因應(yīng)快速上市的時(shí)間壓力，因而對(duì)SPICE的要求也日益嚴(yán)格。Fosler透露，明導(dǎo)國(guó)際正加碼投注研發(fā)資源，優(yōu)化SPICE模擬器速度、精準(zhǔn)度與吞吐量，并贏得不少IC設(shè)計(jì)客戶青睞;其中，威盛電子借力該公司的Eldo Premier工具，已在一項(xiàng)40納米(nm)鎖相回路(PLL)設(shè)計(jì)上縮短75%模擬時(shí)間，遂能超前競(jìng)爭(zhēng)對(duì)手提早卡位市場(chǎng)。

在此同時(shí)，新思科技也全力改善模擬混合信號(hào)設(shè)計(jì)驗(yàn)證工具，搶攻SoC設(shè)計(jì)商機(jī)。為同步支持SoC內(nèi)部大量數(shù)位、模擬元件及混合信號(hào)分析，該公司持續(xù)擴(kuò)充EDA功能配置與相關(guān)測(cè)試程式，專注發(fā)展并行驗(yàn)證方法，日前并揭露旗下最新版SoC模擬和驗(yàn)證工具新功能;其中，波形交叉探測(cè)(Waveform Cross Probing)可讓用戶輕松連結(jié)芯片現(xiàn)有或新建信號(hào)波形，并進(jìn)行交叉檢測(cè)，達(dá)到快速糾錯(cuò)目的。

至于Cadence則以階層式共通功率格式(Common Power Format， CPF)為基礎(chǔ)的周延低功耗設(shè)計(jì)意圖方法(Power Intent Methodology)，協(xié)助英商劍橋半導(dǎo)體(CSR)實(shí)現(xiàn)復(fù)雜的混合信號(hào)芯片試產(chǎn)。