現在主要的代工廠都在生產FinFET晶體管，這些FinFET以創(chuàng)紀錄的速度實現了從設計到現貨產品的轉變。FinFET的發(fā)展普及一直都比較穩(wěn)定，因為與平面器件相比，它們可以提供更低的功耗、更高的性能和更小的面積。這使得FinFET對智能手機、平板電腦及要求長電池壽命和高性能的其他產品來說極具吸引力。

當Intel首次在22nm節(jié)點使用FinFET時，他們聲稱與bulk、PDSOI或FDSOI相比，FinFET在相同的總功耗條件下性能高出37%，或者在相同速度條件下功耗低50%。這些數據非常有吸引力，而且在向14nm及更小工藝節(jié)點發(fā)展時還有進一步改進的空間。

圖1. FinFET的性能，功耗和面積優(yōu)勢

在使用功耗方面，控制功率泄漏對于平面器件，特別是在較小的節(jié)點來說，已然成為了一項艱巨挑戰(zhàn)。通過抬升溝道，包裹溝道四周的柵極，FinFET可以創(chuàng)建一種完全耗盡型溝道，從而克服平面晶體管的漏電流問題。FinFET所具有的更好的溝道控制能力可以用來實現更低的閾值和供電電壓。

雖然漏電流在FinFET中是受控的，但動態(tài)功耗占總功耗的很大部分。與平面晶體管相比，FinFET具有更大的引腳電容，因而會導致更高的動態(tài)功耗值。據CaviumNetworks描述，“與28nm工藝相比，FinFET的每微米柵極電容提高了66%，與130nm平面節(jié)點的水平相當。”平面器件和FinFET器件的柵極電容值比較如圖所示。

圖2：與平面工藝相比之下的FinFET柵極電容。

那么這對設計工程師來說意味著什么呢?從實現角度看又會對設計流程造成怎樣的改變?動態(tài)功耗(也稱為開關功耗)在優(yōu)化過程中應成為一個代價函數，必須在流程的所有階段加以充分考慮。

FinFET增加了物理設計流程的復雜性。更嚴格的設計規(guī)則和FinFET工藝要求(比如具有電壓閾值意識的間距設計、植入層規(guī)則等)，都將對綜合、布局、底層規(guī)劃和優(yōu)化引擎施加約束，從而直接影響設計的指標。同時由于FinFET是在16nm/14nm工藝實現，多重圖案技術將自動成為使用FinFET的任何設計的一部分，這又增加了另一層的復雜性。

針對FinFET的設計自動化技術需要具有FinFET意識，以降低開關功耗，并提供具有功耗意識的RTL綜合、活動驅動型布局和優(yōu)化、時鐘樹綜合(CTS)功耗降低以及并行優(yōu)化動態(tài)與泄漏等功能。功耗優(yōu)化需要從設計流程的早期開始，架構選擇需要具有功耗友好特性，以便確保設計在實現時具有最低的功耗。

數字實現過程是從RTL綜合開始的。由于FinFET被應用于最新、最大的設計，RTL綜合引擎必須擁有在合理運行時間處理1億個以上門電路的能力。當然，它還必須提供高質量的結果，這可以在考慮芯片的所有因素后在全芯片級執(zhí)行RTL綜合來實現。執(zhí)行多個具有不同設計約束條件的綜合任務來探索不同設計方案也是很有用的。能夠觀察設計指標如何相互影響有助于在滿足功耗、性能和面積指標要求方面做出聰明的折中方案。

為了滿足功耗目標，實現流程需要從綜合開始并貫穿整個物理設計流程，采取一系列的降功耗策略。最常見的策略包括多閾值庫、時鐘選通、多角落/多模式(MCMM)功耗優(yōu)化、引腳交換、寄存器集中、重映射和功率密度驅動型布局。RTL級功耗分析對于分析和修復設計流程早期出現的功耗問題來說非常重要。

在RTL和版圖之間交叉檢測的能力也有助于在設計流程早期識別和調試問題，并最大限度地減小最后一刻才發(fā)現問題的概率。

在先進節(jié)點使用FinFET的設計實現工具必須在與各家代工廠的緊密合作下得到增強和更新。在代工廠、EDA公司和雙方客戶之間要開展大量的工程技術合作，以便芯片設計人員能夠充分發(fā)揮每種新工藝節(jié)點的優(yōu)勢。