-
基于DSP Builder的16階FIR濾波器實現(xiàn)
現(xiàn)場可編程門陣列(FPGA)器件廣泛用于數(shù)字信號處理領(lǐng)域．而使用VHDL或VerilogHDL語言進行設(shè)計的難度較大。提出一種采用DSP Builder實現(xiàn)FIR濾波器的設(shè)計方案，按照Matlab／Simulink／DSP Builder／Modelsim／QuartusⅡ的設(shè)計流程，設(shè)計一個16階的FIR低通濾波器，并完成了軟硬件的仿真與驗證。結(jié)果表明，該方法簡單易行，可滿足設(shè)計要求，它驗證了采用DSP Builder實現(xiàn)濾波器設(shè)計的獨特優(yōu)勢。
-
基于DSP Builder的16階FIR濾波器實現(xiàn)
現(xiàn)場可編程門陣列(FPGA)器件廣泛用于數(shù)字信號處理領(lǐng)域．而使用VHDL或VerilogHDL語言進行設(shè)計的難度較大。提出一種采用DSP Builder實現(xiàn)FIR濾波器的設(shè)計方案，按照Matlab／Simulink／DSP Builder／Modelsim／QuartusⅡ的設(shè)計流程，設(shè)計一個16階的FIR低通濾波器，并完成了軟硬件的仿真與驗證。結(jié)果表明，該方法簡單易行，可滿足設(shè)計要求，它驗證了采用DSP Builder實現(xiàn)濾波器設(shè)計的獨特優(yōu)勢。
-
基于DSP Builder的腦電信號小波處理
1 引言 腦電信號EEG(Electroencephalograph)是人體一種基本生理信號，具有重要的臨床診斷和醫(yī)療價值。南于腦電信號自身具有非平穩(wěn)性隨機的特點，因此，對其實時濾波具有相當難度。自從Berger 1929年發(fā)現(xiàn)腦電信號
-
基于DSP Builder的腦電信號小波處理
基于DSP Builder的腦電信號小波處理
-
基于DSP Builder的Chirp信號源設(shè)計
設(shè)計分析了Chirp函數(shù)在時域和頻域內(nèi)的一般特點和解析公式。提出首先在Altera DSP開發(fā)工具DSP Builder中實現(xiàn)直接數(shù)字合成器(DDS)模塊，根據(jù)Chirp函數(shù)特定的輸入／輸出(線性和非線性)關(guān)系，計算出當前輸入字與輸出頻率的對應關(guān)系；然后設(shè)計控制字子模塊產(chǎn)生DDS模塊的頻率控制字，驅(qū)動DDS產(chǎn)生不同的輸出頻率，通過在Matlab的Simu-link環(huán)境下的仿真驗證，得出不同時刻輸出的頻譜圖，驗證了該設(shè)計能很好地實現(xiàn)Chirp信號源。
-
基于DSP Builder的Chirp信號源設(shè)計
設(shè)計分析了Chirp函數(shù)在時域和頻域內(nèi)的一般特點和解析公式。提出首先在Altera DSP開發(fā)工具DSP Builder中實現(xiàn)直接數(shù)字合成器(DDS)模塊，根據(jù)Chirp函數(shù)特定的輸入／輸出(線性和非線性)關(guān)系，計算出當前輸入字與輸出頻率的對應關(guān)系；然后設(shè)計控制字子模塊產(chǎn)生DDS模塊的頻率控制字，驅(qū)動DDS產(chǎn)生不同的輸出頻率，通過在Matlab的Simu-link環(huán)境下的仿真驗證，得出不同時刻輸出的頻譜圖，驗證了該設(shè)計能很好地實現(xiàn)Chirp信號源。
-
基于DSP Builder的正弦信號源優(yōu)化設(shè)計及其FPGA實現(xiàn)
實現(xiàn)信號源常用的方法是頻率合成法，其中直接數(shù)字頻率合成法是繼直接頻率合成法和間接頻率合成法之后，隨著電子技術(shù)迅速發(fā)展的第三代頻率合成技術(shù)。DDS是一種全數(shù)字技術(shù)，它從相位概念出發(fā)直接合成所需頻率，它具有頻
-
基于DSP Builder的正弦信號源優(yōu)化設(shè)計及其FPGA實現(xiàn)
實現(xiàn)信號源常用的方法是頻率合成法，其中直接數(shù)字頻率合成法是繼直接頻率合成法和間接頻率合成法之后，隨著電子技術(shù)迅速發(fā)展的第三代頻率合成技術(shù)。DDS是一種全數(shù)字技術(shù)，它從相位概念出發(fā)直接合成所需頻率，它具有頻
-
基于Matlab/DSP Builder多波形信號發(fā)生器的設(shè)計
1 引言 傳統(tǒng)的波形發(fā)生器多采用模擬分立元件實現(xiàn)，產(chǎn)生的波形種類要受到電路硬件的限制，體積大，靈活性和穩(wěn)定性也相對較差。采用FPGA器件直接實現(xiàn)多種波形信號發(fā)生器，配以相應的外圍器件實現(xiàn)的波形發(fā)生器具
-
基于Matlab/DSP Builder多波形信號發(fā)生器的設(shè)計
1 引言 傳統(tǒng)的波形發(fā)生器多采用模擬分立元件實現(xiàn)，產(chǎn)生的波形種類要受到電路硬件的限制，體積大，靈活性和穩(wěn)定性也相對較差。采用FPGA器件直接實現(xiàn)多種波形信號發(fā)生器，配以相應的外圍器件實現(xiàn)的波形發(fā)生器具
-
DSP Builder工具8.0（Altera）
Altera公司發(fā)布具有第二代模型綜合技術(shù)的DSP Builder工具8.0。
