對(duì)于物理驗(yàn)證中的LVS，需要對(duì)各種物理器件進(jìn)行SpiceVsGDS的比對(duì)，基于現(xiàn)在流行的std-cell的庫(kù)的設(shè)計(jì)方法，LVS需要對(duì)CMOS器件多相應(yīng)的處理，這里會(huì)涉及到一些具體的物理庫(kù)的知識(shí)和小的技巧，這里結(jié)合具體的物理設(shè)計(jì)和CDL形態(tài)，一起探討一下std-cell的在LVS的特殊處理，ICer GO！

標(biāo)準(zhǔn)單元庫(kù)一瞥

常規(guī)的標(biāo)準(zhǔn)單元庫(kù)（std-cell）是標(biāo)準(zhǔn)的CMOS設(shè)計(jì)，由于采用P襯底的設(shè)計(jì)出來的CMOS器件的速度優(yōu)勢(shì)，目前業(yè)界流行的做法就是采用P型襯底（P substrate）來實(shí)現(xiàn)的

• NMOS 直接坐在P-sub上

• PMOS 則做在P-sub上的NWELL
  譬如下面的一個(gè)簡(jiǎn)單的工藝刨面圖
  
  以上邊的NMOS為例，通常有更為常見的是下面的一個(gè)示意圖

  
  

  
  比較上述兩個(gè)圖，可以看到，每一個(gè)NMOS都會(huì)有一個(gè)bulk（體）的連接（有些場(chǎng)合也被稱作body）

  
  

  
  

在NMOS里邊，這個(gè)bulk的作用就是將當(dāng)前NMOS的P-sub做一個(gè)連接，通常P-sub是連接到VSS上的。
如果芯片里邊有非常多的std-cell連續(xù)分布（這個(gè)也是常規(guī)做法），那么在版圖里邊就會(huì)有類似下列的一個(gè)刨面圖：

由于所有的NMOS都是做在一片完整的P-sub上，自然NMOS的BULK需要連接到同樣的電位VSS上，這里就是模擬設(shè)計(jì)里邊常說的TAP 結(jié)構(gòu)了。
可以看到，這個(gè)TAP結(jié)構(gòu)完全是一個(gè)通用結(jié)構(gòu)，為了節(jié)省std-cell的面積，目前業(yè)界比較流行的做法就是設(shè)計(jì)tapless（免TAP）的std-cell，然后使用公用的TAP cell將bulk連接到VSS上，這樣對(duì)于節(jié)省std-cell的面積很有好處，但是考慮到TAP的電位對(duì)于std-cell的bulk的影響，工藝會(huì)給出具體的TAP的間距（目前流行的做法是checkerBoard/stagger的做法），APR工具為也提供了具體的命令和參數(shù)，支持std-cell的這種設(shè)計(jì)結(jié)構(gòu)。
通過學(xué)習(xí)std-cell的形態(tài)，可以明確下列要點(diǎn)
**- std-cell都是tapless的結(jié)構(gòu)

• bulk需要使用TAP cell 分別將同列的std-cell的P-sub和NWELL分別連接到VSS和VDD上**

LVS的挑戰(zhàn)

由于bulk在std-cell上PG和信號(hào)連接上是沒有明顯貢獻(xiàn)的，對(duì)于使用none-bias的流程的std-cell，通常是無法在std-cell看到這個(gè)bulk的管腳的，譬如下面LEF的示例：

可以看到，這里有PG管腳的聲明，但是沒有聲明bulk的管腳。
但是對(duì)于LVS而言，CMOS是一個(gè)四端器件，在驗(yàn)證柵源漏的同時(shí)，也需要完成對(duì)bulk的連接驗(yàn)證，這個(gè)也是符合APR的TAP的布局連接的。所以，這里需要打開CDL來一看究竟，見下圖

可以看到，相較LEF而言，最后做LVS的CDL里邊，會(huì)有bulk的連接描述。對(duì)于none-bias的std-cell而言，bulk的物理連接可以簡(jiǎn)單的連接到PG上，基本如下圖

通常的LVS里邊的source netlist是來自于APR工具，APR對(duì)于PG netlist的抽取，又是依賴于UPF和LEF的，所以綜上，用戶會(huì)遇到一種情形，LVS PG netlist對(duì)std-cell的描述會(huì)和最終的std-cell CDL出現(xiàn)分歧：source nelist的std-cell會(huì)缺失bulk連接聲明，

很明顯，同樣的cell在LVS的source netlist缺失了bulk的連接，這樣的LVS的比對(duì)，會(huì)發(fā)生大面積的std-cell port mismatch error，是無法進(jìn)行的

v2lvs的高階用法

但是這個(gè)問題看起來有一些奇怪，既然LEF里邊沒有聲明bulk，同時(shí)在none-bias的flow下，bulk也無法被引用，這樣的LVS是不是就走到死胡同了嗎？當(dāng)然不是，這里還是要回歸問題本真。
std-cell的bulk僅僅是需要一個(gè)連接聲明，具體說來就是兩類

• P-sub的bulk連接到VSS上

• NWell的bulk連接到VDD上
  這個(gè)需要在LVS的source netlist處理一下就好（當(dāng)然APR是沒有這個(gè)魔法的）。
  LVS的source netlist 通常是從APR的PG netlist得到的，但是由于LVS是基于spiec比對(duì)的，所以一個(gè)簡(jiǎn)單示意如下：

  
  

  
  

  
  通常而言v2lvs就是簡(jiǎn)單的把verilog 轉(zhuǎn)換成spice格式，但是bulk的處理需要一些高級(jí)的用法，尤其是當(dāng)設(shè)計(jì)中使用了多個(gè)power domain的時(shí)候，譬如下面這個(gè)示例：

  
  

  
  

  
  所以，對(duì)于處于不同層次/block的std-cell的PG連接就會(huì)不太一樣，類似的bulk連接也會(huì)不一樣，具體描述如下表

block	PD	power	ground	NWell	P-sub
block1	PD1	VDD1	VSS	VDD1	VSS
block2	PD2	VDD2	VSS	VDD2	VSS

這種情形需要使用v2lvs的tcl模式進(jìn)行細(xì)化處理，才能很好的將處于不同block的std-cell的 bulk連接處理完美

上述命令可以在基于當(dāng)前std-cell 的PG連接關(guān)系，衍生出對(duì)應(yīng)的bulk的連接，會(huì)變成下面的情形：

這樣處理以后，LVS的std-cell的port mismatch也就完美解決了，

PS: 具體的流程腳本，近期會(huì)在小編的知識(shí)星球（艾思IC后端設(shè)計(jì)）中發(fā)布

【敲黑板劃重點(diǎn)】

v2lvs插上TCL的翅膀，在復(fù)雜的netlist也可以處理的游刃有余，再也不用寫一堆perl腳本去patch netlist。流程看起來也會(huì)更正規(guī)也提高了流暢性。