2.2.2  A/D控制器設計
　　AD7864的工作時序圖如圖3所示。當CONVST信號為下降沿時啟動一次四通道的A/D轉換，因此采樣頻率決定于CONVST信號的頻率，在第一通道開始轉換之后BUSY信號為高，四通道轉換全部結束后變?yōu)榈停珽OC為高表明正在轉換，為低表示一次轉換結束，可讀取結果，此時將片選置為低，同時將讀信號RD置低即可從數據線上將數據讀出。為了便于控制采樣頻率，設置AD_START和CLOCK信號分別作為外部控制A/D開始轉換信號和時鐘信號。

　　本文采用硬件選擇通道方式，SL1、SL2置高，兩通道依次按順序轉換。由于兩通道采樣數據使用同一路數據總線依次讀出，采用有限狀態(tài)機(FSM)實現(xiàn)各通道數據的采集。狀態(tài)機是邏輯設計中最重要的設計內容之一，通過狀態(tài)轉移圖設計手段可以將復雜的控制時序圖形化表示，分解為狀態(tài)之間的轉換關系，將問題簡化。VHDL流水線設計方法可以提高系統(tǒng)的工作頻率，采用VHDL語言編寫控制程序。
　　狀態(tài)機的狀態(tài)轉移圖如圖4所示，共分為6個工作狀態(tài)：零狀態(tài)(idle)、等待狀態(tài)(STAND_BY)、轉換第一通道數據(CH0_CONVST)、讀第一通道數據(CH0_RD)、轉換第二通道數據(CH1_CONVST)以及讀第二通道數據(CH1_RD)。

　　設計控制器端口類型及說明如表1所示。

　　FSM結構體定義信號類型ST和count。ST為狀態(tài)，且初始狀態(tài)為零狀態(tài)；count用于讀數據的計數，用于濾波。
　　為了實現(xiàn)快速狀態(tài)轉換同時增強穩(wěn)定性，避免出現(xiàn)毛刺現(xiàn)象，A/D轉換器的時序控制采用多進程有限狀態(tài)機來實現(xiàn)。
　　(1) 時序邏輯
　　時序邏輯進程STATE_TRANS負責狀態(tài)轉換，當時鐘信號SYS_CLK上升沿到來時，判斷轉換條件使狀態(tài)機轉入相應狀態(tài)。
　　(2) 組合邏輯
　　組合邏輯進程STATE_BEHV負責狀態(tài)輸出，當狀態(tài)變量ST發(fā)生變化時，產生對應此狀態(tài)的CNV_ST，AD_RD AD_CS，CH(0為第一通道，1為第二通道)及STATUS相應輸出。
　　(3) 計數邏輯
　　定義P0進程，敏感參數為CNV_ST，當一組數據采樣結束(CNV_ST信號由0變?yōu)?)，如果已經采集10組數據，則置位FULL信號，表示采樣過程已經結束。
2.2.3  濾波器設計
　　A/D轉換后的數據還不能立即送入處理器中處理，為了提高數據的準確性，設計濾波單元對數據進行處理。濾波濾波器設計實現(xiàn)經A/D轉換后的數據濾波處理及數據的輸出。
　　數字濾波模塊的濾波算法采用中位值平均濾波法，相當于“中位值濾波法”+“算術平無度濾波法”，該方法計算簡單、速度快，還可消除由于脈沖干擾所引起的采樣值偏差，使得經濾波后的輸出信號為“干凈”信號，可直接用于工業(yè)控制。中位值平均濾波法的時域差分方程是：

　　
　　本系統(tǒng)設計10組數據進行濾波處理，取N=8。為了節(jié)約FPGA內部資源，濾波器的設計中采用移位寄存器代替除法器來實現(xiàn)平均濾波部分的算法。濾波模塊的設計從采樣數據的輸入、數值累加、去極值、求平均值到數字量的輸出共5個處理步驟，并且整個數據處理是“單流向”的，前一步驟的輸出是下一步驟的輸入，符合流水線設計要求。采用流水線設計方法可以提高系統(tǒng)的工作頻率，從宏觀上看數字濾波模塊不占用額外的處理時間，對于超高速A/D轉換控制中顯得格外重要。從VHDL語言的角度看，流水線操作是用面積換速度思想的具體體現(xiàn)^[3]。
　　定義濾波器端口類型見表2所示。

 從仿真圖中可以看出，當時鐘處于上升沿，AD_START變?yōu)楦唠娖綍r，啟動A/D轉換，依次讀2個通道的數據。當讀滿10組時，進行濾波處理。當CPU發(fā)出讀信號時，數據讀出?？梢?，設計的A/D控制器和濾波器完全符合設計要求。
　　對設計程序進行編譯，可以看出，EP1C12Q240C8總的邏輯元數目為12 060，本控制模塊只占用了227個，完全達到數據采集及濾波處理功能，極大地減輕了CPU的負擔，可以讓CPU專注于其他的任務。是一種可行且值得推廣的方法。

3 總體功能仿真及編譯結果
　　設計完成，生成頂層模塊。該模塊可直接加入到體積修正儀的SOPC設計中。其總體功能仿真如圖5所示。

從仿真圖中可以看出，當時鐘處于上升沿，AD_START變?yōu)楦唠娖綍r，啟動A/D轉換，依次讀2個通道的數據。當讀滿10組時，進行濾波處理。當CPU發(fā)出讀信號時，數據讀出?？梢?，設計的A/D控制器和濾波器完全符合設計要求。
　　對設計程序進行編譯，可以看出，EP1C12Q240C8總的邏輯元數目為12 060，本控制模塊只占用了227個，完全達到數據采集及濾波處理功能，極大地減輕了CPU的負擔，可以讓CPU專注于其他的任務。是一種可行且值得推廣的方法。